我正在研究一个非常拥挤的 PCB，并且具有工作在 300kHz 和 500kHz 之间的高增益放大器
通常我会在这个频率下使用 Mu 金属或类似材料进行屏蔽，但显然没有人制造 Mu 金属 PCB。所以我可以选择固体或阴影倾倒。外部屏蔽不是一种选择。
我没有任何受控阻抗轨道。
我唯一担心的是高频交流磁场。我们在射频笼中使用铜网屏蔽，效果比我预期的要好。我怀疑这是由于短路造成的。
我询问了几家屏蔽公司，但他们没有为此类应用描述他们的网格。
有人能指出我的数据表明在这种情况下实心或网状铜浇注效果更好吗？
我唯一担心的是高频交流磁场
这真的是关于一个叫做趋肤深度的东西：-
图表取自此wiki 页面
因此，例如，在 100 kHz 时，铜的趋肤深度约为 0.2 毫米，这意味着 1 毫米厚的屏蔽层可形成相当有效的屏蔽，防止磁场泄漏或泄漏。
我认为（甚至）PCB 上的 2 盎司铜无论是实心还是孵化都不会那么好。2 盎司铜大约 0.07 毫米厚，所以也许你会得到一点衰减。
在 300 kHz 时，它处于临界区域，您可能会减少几分贝，但如果您预计会降低几十分贝，那么这不太可能。
在 500 kHz（趋肤深度约为 0.09 dB）下，您可能会看到 5 dB 的降低。话虽如此，每个 dB 都很重要，所以它可能就足够了。
在所有其他条件相同的情况下，Solid 的性能会更好，但可能不会好很多。
由于网格中的“孔”将是波长的一小部分，因此与“孔”相比，从相对较大的距离测量时，网格的行为应该类似于更薄（更高电阻率）的固体铜层。
您提到的“短路匝数”只是在任何一种情况下都会发生的涡流。
取决于您是否有重复的正弦曲线或具有快速边沿的重复脉冲。对于正弦曲线，我们接受了 SkinDepth 限制的训练。但是快速边缘是嵌入式系统的现实。缺乏理论，我测量了通过箔耦合的方波，并发现 50dB 衰减和 150 纳秒延迟......通过箔。
以下是标准正弦干扰的解决方案。
由于对磁场的控制不佳，您可以减少受害者的环路区域。因此，PCB 上方高度尽可能低的运算放大器是最佳选择。不允许 DIP。并在封装下方运行 GND，就在连接硅片的金属片下方。
对于那些电阻器和电容器，用接地的铜块围绕它们，以产生涡流（您的干扰源是重复的还是瞬态的？）并因此部分抵消。并在 Rs 和 Cs 正下方注入 GND，以最小化环路面积；您需要将倾倒点绑在非常靠近上 GND 的位置，以尽量减少环路区域。
对于重复的磁干扰，部分传输（皮肤深度不太好），您也会得到部分反射。关键运算放大器/Rs/Cs 下的多个平面将实现多次磁反射，并对从运算放大器后面接近的磁场提供更好的屏蔽。
当您感兴趣的频率接近 1MHz 时，运算放大器的 PSRR 会很差。因此 VDD+/VDD- 引脚上的大电容，以及 10_ohm 电阻连接到中央大容量电源是有用的。中央电源会经历大量的磁场噪声，您希望使用 LPF 来大大降低这种重复性噪声。10uF 和 10 ohms 是 100uS tau，或 1.6KHz F3db，在 500KHz 垃圾中减少 50dB。