是的，但是其中一个电阻器比另一个电阻器小得多。如果 3.3V_AUX 存在，这具有将 SYSRESET* 上拉到 ~3V 的效果，并且在它不存在时拉低到地。

这是在阵列中使用 2 个电阻器或将单个电压用于戴维南阈值或用于具有有效并联电阻和分压器的差分信号的常见解决方案。

在这种情况下，低于 Vdd 的 10% 会使开路逻辑高，但当连接到驱动器时​​，是 220/1k8= ~ 200 ohms 终端，用于高速低振铃.. (=196)

其他：虽然这是一个原始问题，但为超过 10 Gbps 的 OpenVPX 设计是非常重要的，选择介电损耗角正切和更小的层厚度以实现更低的 Zo，3 mil 轨道和焊盘中的激光通孔是非常重要的。

• 应该查看DAWN的专利，例如回钻短截线或 SynQor，以了解背板设计的复杂性，并拥有 VITA 68 S 参数模拟信号路径模型的所有工具。

大于 10 Gbps 的背板设计不仅令人眼前一亮。

注意：J10 的每个矩形隔离焊盘周围都有一个带有小间隙的接地层。

轶事

• 当 SCSI 出现 32 位和双通道时，单电阻选择更有意义，在共模中值电压下被称为“有源终结器”。

• 如果我想发送 TTL 信号的延迟距离大于下降时间以避免振铃，那么我将使用 1.4V 的有源电压源（= TTL 输入阈值）并以单个 R 终止至 1.4V（低于非对称TTL 负载阻抗。）这也是有效阈值，其中接收器的阻抗对于 +/- 噪声是相同的。因此，选择一个净 R 单个电阻器或一个上拉+下拉电阻来匹配迹线或电缆的特性阻抗 Zo 会导致最小的反射波，从而导致来回振铃或在某一点上下振铃。尽管降低了扇出能力，但即使是粗略的近似值也会产生显着的改进。

• 我记得当 68000 MOT CPU 在 80 年代中期以新的相对高速处理能力问世时，圣何塞的一家名为 Convergent Technology (CTI) 的伟大计算机公司使用这种方法来加快时钟和数据总线的速度。 CPU 优于使用相同 CPU 的所有竞争对手。他们制作了我最喜欢的始终运行 CTOS 的个人工作计算机。

两个电阻器技术（上拉/下拉）在以下情况下很有用：1）您试图以特征阻抗终止信号线，但 2）您的驱动器没有能力驱动终止于 50 或 75 的迹线欧姆到 GND。

在这种情况下，110 欧姆的上拉和 220 欧姆的下拉将为您提供大约 75 欧姆的戴维宁等效端接，在许多情况下，即使使用 50 欧姆的迹线也是可以的。