他们不吵。它们正在响应您通过 U9 延迟到 U12 的信号。

组合逻辑会在短暂延迟后对其输入的任何变化做出响应。如果发生紧密间隔的变化，那么输出将没有时间完全响应，并且它可以在没有完整逻辑摆动的情况下生成输出，如您所见。

很高兴您现在在仿真中遇到了这种行为，而不是在您的第一个逻辑设计进入电路板之后，您发现它很困难。

这有几个教训

• 组合逻辑的输出从第一个输入变化到最后一个输入变化后的传播周期应视为未定义
• 不要直接使用此类输出，最好将它们用作锁存器的数据输入，该锁存器在传播延迟到期后计时。如果将它们用于模拟输出，比如滤波 PWM，您可能会使用低通滤波。
• 永远不要将此类输出用作锁存器的时钟输入，因为您观察到的尖峰可能会或可能不会为它们提供时钟
• 如果您必须直接使用组合输出，您通常可以通过从同一个锁存器的输出产生它们来对齐它们的输入来避免它。但是，如果您正在驱动诸如 138 3-8 线解码器之类的东西，这将不起作用，它具有来自不同输入的不同传播延迟。

如果您尝试为需要它们的电路（例如，较旧的 MOS IC）创建非重叠时钟，那么执行此操作的标准方法是使用交叉耦合门来创建 RS 触发器。与非门产生非重叠的低电平有效时钟脉冲，或非门产生非重叠的高电平有效脉冲。您可以在反馈路径中添加额外的延迟，以在脉冲之间的间隙中创建额外的时间。

^{模拟此电路- 使用CircuitLab创建的原理图}

NAND电路的输出如下所示：

___      ______      ____
   \____/      \____/
   ______      ______
__/      \____/      \___

NOR电路的输出如下所示：

    ____        ____
___/    \______/    \____
__        ____        ___
  \______/    \______/

请注意，可以设计不具有此类毛刺的组合电路。这是通过在函数的DNF中包含附加项来完成的，这样在卡诺图中没有相邻的非重叠区域。这样的地图被称为“无危险”并且当任何单个输入改变其状态时不会产生故障。

这是一个更详细地解释该技术的示例。在您的情况下，毛刺是故意引入的（通过添加 U9-U12），并且简单地排除这些反相器将产生一个功能等效的电路，该电路将无毛刺。

你的模拟器出了点问题。您应该会看到大约 30 纳秒脉冲的 bbm 输出。

我怀疑 LTSpice 中的模型是以某种方式构建的，因此他们期望每个门上的 V-引脚接地，而不是 -2.5。结果，电路看到的转换仅略低于 IC 响应的标称 2.5（相对于 V-）电平。

尝试使用 GND 和 +5V 作为逻辑电源电平来重做电路。您还必须调整 Vx 上的直流电平。

另外，为了以后参考，在显示不同点的迹线时，请同时为每条迹线制作起点。这使我们（和您）只需垂直移动即可查看电路的不同部分在任何特定时间的行为，而无需检查时基。