我和一位同事就高速信号长度匹配的不同方式进行了讨论并产生了分歧。我们以 DDR3 布局为例。
下图中的所有信号都是DDR3数据信号，所以速度非常快。为了给你一个尺度感，图片的整个X轴是5.3mm，Y轴是5.8mm。
我的论点是，在图片中间的轨迹中进行的长度匹配可能会损害信号完整性，尽管这只是基于直觉，但我没有数据支持这一点。图片顶部和底部的走线应该有更好的信号质量，我想，但同样，我没有数据支持这种说法。
我想听听您的意见，尤其是这方面的经验。长度匹配高速走线是否有经验法则？
不幸的是，我无法在我们的 SI 工具中对此进行仿真，因为它很难为我们正在使用的 FPGA 导入 IBIS 模型。如果我能做到这一点，我会回来报告。
我不使用 DDR 内存，所以我假设没有可用的片上纠偏，实际上需要长度匹配。如果芯片本身能够进行去偏斜，那么您当然应该使用该功能而不是延长走线来进行长度匹配。
但鉴于需要长度匹配，看起来您所做的一切都已完成。主要是因为，1，您实际上是在进行长度匹配，2，您使用的是圆弧而不是 90 或 45 度弯曲。
在您的评论中，您提到了您担心蛇形将迹线与自身平行。这是一个合理的担忧，但您对此无能为力。当然，我不建议将两个芯片移得更远，以便将走线分开得更远——无论如何，你可能有一个电路板空间限制来防止它。鉴于走线之间的间距看起来是走线宽度的 4 倍或更多，我不认为这会导致严重问题。
当然，使用 HyperLynx 或其他优秀的 SI 工具进行模拟是获得明确答案的更好方法。您应该能够在没有实际芯片模型的情况下模拟这个特定问题。
您没有展示的一件事是您的电路板堆叠。如果没有良好的模拟和对材料的充分了解，内层的传播速度是否等于外层的速度并不明显（可能不是），并且层之间的严格长度匹配是正确的要做的事。即使您已经考虑到这一点，您也可以预期材料的一些变化会导致不同层上的跟踪延迟之间的不匹配。
您的直觉是正确的，这取决于边缘速度以及那些蛇形路径的接近程度可能会导致您的自我问题。他们绝对会像您想知道的那样相互耦合。事实上，如果它足够紧，高频分量可能会直接通过 S 曲线耦合，就像它们根本不存在一样。
那么问题就变成了耦合是否会成为您的应用程序中的一个问题。在那张图片中，它们对于 DDR3 看起来足够远，但很难分辨。当然，路径模拟总是最好的，但我知道我们并不总是在需要时都能使用昂贵的工具:)
不过，您似乎走在正确的道路上。约翰逊在这里谈得更多。
对于微波信号，您希望避免轨道上出现尖角以避免复杂的回波损耗效应。这就是为什么它们都是平滑的线条。此外，为了提高信号完整性，您还需要一个接地层。然后，只要轨道长度匹配，对布局差异和串扰的敏感度就会降低。需要根据所需阻抗计算走线厚度，以改善 TDR 响应和反射系数。
您的布局软件应该根据需要生成相等的行长。
此处提供了更多 DDR3 布局注意事项。
对于 DDR3，任何这些痕迹都应该没问题。与其他两条迹线相比，中间一条可能具有更多的耦合。但是，如果您检查商业 DDR3 布局设计，甚至 DDR4 布局，您可能会注意到它们的间隙比这更紧密，而且蛇形更多。如果此类布局可用，您可能会从特定处理器芯片的参考布局中得到一个想法。