你需要的是一个PLL，一个锁相环。它通过将您可以控制的一个振荡器与一个参考振荡器进行比较来工作。诀窍是使用数字计数器很容易将振荡器的频率分频，因此您在这里要做的是将 14.3 MHz 振荡器除以 143，将 10.0 MHz 参考除以 100，然后使用此比较的输出确保 14.3 信号源以与稳定的 10 MHz 参考精确相关的方式运行。

有许多电路可以在一个封装中完成所有这些工作，有时甚至包括参考振荡器。必须从稳定的振荡器合成频率是很常见的，所以这些并不罕见。

可以更改乘法和除法的顺序，以避免高于 \$100~\text{MHz}\$ 的频率。如果你想要一个漂亮的方波，最后一步应该是除以 \$2\$。

\begin{align*}\frac{10~\text{MHz}}{2} &= 5~\text{MHz} \\ 5~\text{MHz} \cdot 9 &= 45~\text{MHz} \\ \frac{45~\text{MHz}}{11} &= 4.090909~\text{MHz} \\ 4.090909~\text{MHz} \cdot 7 &= 28.636363~\text{MHz} \\ \frac {28.636363~\text{MHz}}{2} &= 14.3181818~\text{MHz}\end{align*}

如果您想从 10 MHz 的源中获得 14.31818181818 MHz，这是很困难的。14.31818 MHz是美国电视色同步频率，精确值为315/22 MHz。您可以将 10 MHz 除以 2，再乘以 9 和 7，得到 315 MHz。然后你除以 22 得到你想要的频率。可能需要多个 PLL 才能做到这一点。另一种方法是将 10 MHz 除以 4，然后乘以 9 和 7，最后除以 11。

当然，理论上可以先乘以 63，然后再除以 44。但这需要一个非常快的 630 MHz PLL 振荡器和一个快速分频器。我建议先除以 22，然后乘以 63，最后除以 2。但是对于低相位抖动，分别乘以 9 和 7 可能会更好。

您使用的是哪种芯片，有这种要求，允许的抖动是多少？如果您可以忍受大量的抖动，一种方法是使用将上升沿和下降沿都变成脉冲的设备（有效地将 10MHz 加倍至 20Mhz），然后每 88 个脉冲丢弃 25 个脉冲，或者您可以使用25MHz 或更快的时钟来驱动行为类似的 CPLD 或 FPGA，但使用 10MHz 参考来调整需要跳过的脉冲数。这两种方法都会有相当大的抖动，但取决于使用 14.3818Mhz 时钟所做的工作，这可能是可以接受的。如果将其用于 NTSC 色度生成，如果选择频率以使交替帧具有大致交替的抖动，则抖动的影响可能会最小化。