我计划将40 x 74HC595移位寄存器链接在一起。整个 74HC595 链将由 5 V 微控制器控制，该微控制器将生成SDI, CLOCK&LATCH信号。
每个移位寄存器和微控制器都有自己的 PCB，如下图所示：
由于机械限制，每个移位寄存器之间的距离约为 30 厘米（12 英寸），因此控制信号将沿着大约 12 英寸的距离传播。12 米（40 英尺）。除此之外，整个系统将安装在非常嘈杂的环境中（靠近荧光灯、电源线等）
我担心的是控制信号会非常嘈杂，移位寄存器可能会输出错误的东西。我在想：
CLOCK尽可能降低频率。我只需要每天更新几次寄存器的内容。上述解决方案是一件好事吗？我还能做些什么来将信号线中的（潜在）噪声降至最低？
在每个板的输入端使用施密特触发器缓冲器。例如，它们将清理信号，以便任何噪声都不会在时钟上产生错误的脉冲。74LVC3G17是一个三重同相缓冲器。
此外，将缓冲的信号传递到下一个板。否则所有输入都将是并行的，您可能会超过驱动微控制器的扇出（我特别考虑总电容负载）。时钟和锁存器信号的菊花链会在整个链中产生纹波延迟，但数据也会这样做，而且您无论如何都计划采用低速。
可能发生的问题是某些 SR 时钟在下一个 SR 时钟之前，因此下一个 SR 将输入错误的数据。一个（标准？）解决方案是从最后一个 SR 开始连接时钟。
我会考虑在每块板上为所有 3 条信号线添加一个（施密特触发器？）缓冲器。
（编辑）降低时钟频率无济于事（除非一开始就太高了）。无论您选择多低的时钟频率，您都可能在时钟边缘出现问题，无论如何您都会遇到这些问题。
链接移位寄存器时最大的问题是确保每个板用于接收数据的时钟与前一个板的数据变化之间的时序关系是可预测的。74HC595 的输出在与时钟相同的边沿发生变化的事实在这方面有点烦人。我建议时钟信号在通过每块板时应该被缓冲，并且从一块板的 74HC595 出来的数据信号应该通过一个缓冲器，该缓冲器将其延迟比时钟缓冲器稍长的时间。
或者，您可以使用像74HC4094这样的移位寄存器，它的数据输出在时钟下降沿发生变化，或者您可以在板上最后一个 74HC595 的输出和下一个板上添加一个触发器，并拥有那个触发器在驱动 74HC595 的时钟的下降沿锁存其输出（可能将时钟通过两个反相器对其进行缓冲并将反相时钟信号馈送到触发器）。
如果您将使用的 74HC595 输出的数量比您的芯片提供的数量少一个（或更多）（例如，在具有两个 74HC595 的板上，您实际上只需要 15 个输出），您可以在板上提供最后一个 74HC595一个与其他时钟相反的时钟，但是每次信号在非反相时钟 74HC595 和反相时钟 74HC595 之间传递时，您都需要使用一个 74HC595 输出。