上次我得到一个在芯片上添加电容器或电阻器的报价时，每件要添加的零件加上零件的成本约为 0.01 美元。像 Intel/Altera/Xilinx FPGA 或处理器这样的部件通常具有内置的去耦电容器，然后在 PCB 上也需要一些。这是一个复杂的问题，取决于零件和应用。

如果您正在制造 1.00 美元的微控制器，并且您添加了价值 0.10 美元的电容器，这将使您在谈判桌上处于价格劣势（尽管您的竞争对手需要 0.10 美元的电路板上的零件！）。此外，现在不断推动越来越小的封装。添加大型 0201 01005 零件无济于事。然后，还可以添加部件以适用于具有基板的封装。许多便宜的小零件都在使用引线框架，但没有很好的方法将零件焊接到它上面。一些部件现在采用 CSP 封装，本质上只是芯片。那里没有外部去耦帽的地方（稍后会详细介绍）。

另一件事是您的部分可能不需要它，但有时会。芯片和电路板之间的连接可以是很多东西，比如焊线到基板、倒装芯片到基板、引线框等。这条路径有一个阻抗（和电感），可以阻止芯片拉电流通过它的愿望。当您是一个需要高频电流的大功率芯片时，如 FPGA 或 CPU，您可能无法在没有明显电压降的情况下获得您想要的电流。在您的基板上放置电容器并绕过该阻抗更多地是为了在您的工作频率下提供强大的功能，而不是为了方便 pcb 设计人员。

最后，芯片实际上确实在裸片上包含了旁路电容。如果我们不这样做，很多事情都不会奏效。现在这些结构当然很小，而不是您可以通过分立部件获得的 1uF。然而，它们一起工作以提供稳定的电压，这对芯片上的实际电路很重要。您的片上电容是第一道防线，其次是封装，然后是您的 pcb 板。但是您可以看到，当您到达电路板时，您已经经历了相当多的阻抗，因此您的 1uF 0402 对于高速逻辑位可能不够有效。因此，您可能需要一些芯片电容，但是哦，如果不炸毁该区域（以及因此成本），您可能无法获得足够的电容，因此您开始考虑在封装盖上放置一些。

长话短说，就像我们所做的其他事情一样，这是一种权衡。

大约 0.1uF 的旁路电容对于用于创建 IC 的硅工艺来说太大了。金属氧化物半导体 (MOS) 结构用于在 IC 内部创建电容器。这些结构产生了密度约为 100pF/mm ²的电容。

进一步阅读：
关于 MOS 电容器的章节关于
Research Gate 的类似问题，如果你在那里有帐户的话

可以在昂贵的部件中做到这一点，例如台式机 CPU（以及在性能方面有真正优势的地方）和 Stratum 3 时钟模块，但在 IC 封装中包含 MLCC 电容器的成本是很少有制造商愿意支付的。功率不高且触点数量不多的非 SMD 部件几乎没有市场。

适当值的电容器实际上不能作为 IC 芯片本身的一部分，因此它必须是额外的位。请参阅尼克的回答，了解为什么这通常是不切实际的。

回到旧石器时代的插座式 DIP 部件，在通常的角电源引脚之间提供了带有 MLCC 盖的插座，但我认为它们在市场上并不是很成功。

我做过 IC，其中不同频率（预分频器的 2.6MHz、13MHz、65MHz 到片外 VCO 的 2,400MHz）之间的片上串扰需要为 -100dBc。

我首先通过在 FracN 频率合成器逻辑的每一行末端放置 10pF MIM 金属-绝缘体-金属电容器来实现这一点。并在逻辑和 VDD 引脚之间放置一个 100 欧姆的片上电阻。并机械设计了高自阻尼电容器。

2.6MHz 杂散为 -105dBc，是“客户”见过的最低值。

此外，在一个 23/24 预分频器上，我可以控制封装引脚的使用方式，我将 3 组 VDD/GND 专用于该预分频器，并实现了 -120dBc 的外部 VCO 的负载牵引。而“我们可以请重用这个 16/17 预标量吗？我们相信它。” 只有一组 VDD/GND 引脚，在负载拉动中非常糟糕（-90dBc，来自模糊的记忆）。

从根本上说，在将系统置于芯片上时，如果您想要控制低杂散，您需要计划、思考和担心。

有人告诉我，在第一次成功满足所有可测量的规格后，显然该芯片非常简单。因为这是第一次成功。我只是盯着高级经理（不在我的指挥结构中）说：“你永远不会知道我花了多少时间思考、建模和编写实现隔离的方法。”

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低串扰的成功部分来自于在 FracN 逻辑内核中使用差分电流模式接口，以及在逻辑内核外使用差分电流模式到PLL UP/DOWN 电荷泵。哪个什么都没有？与片上旁路电容器有关，对吗？没有。差分电流模式接口以恒定电流运行，因此不会产生 VDD 骤降，并且其他电路（以及基板）不会出现毛刺。

这是什么意思？作为芯片设计人员，您可以规划各种跨域和跨频率接口，以实现最小漏洞（差分！）和最小垃圾生成（再次差分）。在某些情况下，您可以避免片上电荷存储，因为您的充电需求变得更加稳定。

有了这个计划，哪些系统性能会得到改善？SHMOO 图有所改善。并且确定性抖动得到改善；节拍减少，锁相脉冲在锁定时变得非常小，不会在零点附近摆动，因为电荷注入变化是由分压器和 PFD 和电荷泵中的热噪声决定的，而不是由确定性决定的冲锋战。

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PLL 中非常小的（非常窄的宽度）锁定脉冲有什么优势？来自电流源或其他充电控制电路的热噪声和 1/F 噪声以及任何电源噪声都会减弱，因为导通时间要短得多。因此，整个相位噪声图与偏移频率的关系现在有机会进一步降低，因为宽带噪声注入减少了，因为上行和下行脉冲非常窄；全高但很窄。