在大多数情况下，判断反馈波形的频率是否与参考波形的频率精确匹配的最佳方法是观察两个波形是否保持固定的相位关系。如果反馈波形的频率略高于参考波形的频率，则其相位将在每个周期内以一个递增的量超前参考波形的相位。同样，如果它的频率低于参考，它的相位将滞后每个周期。如果参考波形相当稳定，尝试保持锁相将产生非常稳定的频率锁定。

有时保持锁相很困难或适得其反，例如，如果需要生成一个长期平均值与“颤音”参考相匹配的稳定频率。在这种情况下，锁频环不会像锁相环那样紧密地跟踪参考频率这一事实不会是一个缺点，因为在这种情况下，环路的全部目的是避免出现颤音在传递到输出的引用中。但是，一般而言，锁相环的较紧响应优于锁频环的较松响应。

从更理论的角度来看，频率是相位的时间导数。等效地，相位是频率的时间积分。因此，当使用鉴相器通过 VCO 控制频率时，环路周围存在集成。或者，粗略地说，是一种低通滤波效果。

正如 supercat 指出的那样，获得的优势是拒绝“颤音”甚至参考中的故障。

很多年前，我用一个新铸造的 BEE，使用 PLL 来解决背板时钟上的毛刺，例如，由于热插拔卡（这是一个数字环路载体），导致一个特别敏感的卡“锁定”，丢弃正在进行的任何活动呼叫。PLL 消除了毛刺，为线卡产生了稳定的时钟，平均而言，该时钟被锁定到背板时钟。

我认为主要原因是相位可以在几乎零时间内瞬时测量，而许多 PLL 库和 PLL 芯片中内置的 II 型鉴相器中的频率至少需要一个时钟周期。如果使用数据，信号的频率可能不容易提取。毛刺的存在也会导致错误。

现实情况是，当一个周期跳变为 I 型相位检测器（例如异或门或二极管或晶体管乘法器相位混频器）的正反馈时，由于缺少正反馈，F 检测提供了更快的捕获时间。但这些更不受故障的影响，并且忽略了错误的转换。

边缘敏感检测器，无论是相位计数还是周期计数或频率检测，都无法避免毛刺，也不能很好地匹配嘈杂的输入信号，但对于具有宽范围输入频率误差的 PLL 频率缩放非常有用，适用于模拟或 I 类相位检测器具有的时钟合成在不增加带宽和环路增益的情况下更难以在宽捕获范围内。

我最喜欢的 PLL 是在电视未使用的垂直消隐间隔 (VBI) 上捕获噪声数据。对于每个场的一行数据，数据是简单的 4Mb/s NRZ。或 NTSC 的 1/120 秒。VCXO 被转换为锯齿波信号，数据是模拟广播，其中可能存在噪声。将数据过滤为升余弦以消除 ISI 并微分以产生单次脉冲，该脉冲将对锯齿信号的相位进行采样，然后保持直到下一个位转换。它足够稳定，可以在场与场之间保持同步，但可以将相位误差校正在 1% 以内。我们在 80 年代初期用它来循环播放 TRS-80 的 VIC-20 的可执行游戏，因此它看起来是一个 2 路调制解调器，只是一个发送所有游戏以快速选择的服务器（当时的小文件）

使用 S&H 电路的鉴相器信号总是产生一个误差信号，它是被采样信号的副本……在我的例子中是一个尖锐的锯齿信号。相位误差为零。数据边缘与锯齿的中间对齐。

从数学的角度来看，相位检测器不比较信号的相位。通常，相位检测器会产生非线性函数（例如，正弦波、锯齿波、脉冲串），这些函数在某种程度上仅取决于两个信号之间的相位差。空穴系统（VCO + 相位检测器 + 滤波器）的复杂非线性动力学迫使锁相环将 VCO 的频率与输入频率同步。PLL 的不同修改用于提高性能特性（基于 PLL 的电路的保持、拉入和锁定范围：严格的数学定义和经典理论的限制。) 以更快、更稳健的方式同步频率。最流行的相位检测器之一是相位频率检测器 (PFD)，旨在利用信号的频率差来改善这些特性。锁相环：非线性模型和经典理论的局限性中给出了模拟 PLL 模型的良好数学概述