症状是大多数时候一切都会好起来的，但有时可能不会。这可能依赖于数据并且很难重现。

想想正在发生的事情。一些芯片突然增加了它的电流需求。这导致其即时电源电压下降到不再保证正确操作的某个水平。即使没有，电源电压的快速变化也会引起麻烦。

很难预测究竟是什么故障，以及它发生在什么电压阈值或电压导数上。数据线可能会被暂时解释为错误状态。触发器可能会翻转。你不知道。无论发生什么也是温度的函数，甚至是模具的不均匀加热。尝试从一个测试准确地复制到下一个测试。

所以底线是事情可能会变得不稳定。可能是。有时。

根据使用的电路和使用的 IC，您遇到的问题会有很大差异。我认为您最好的选择不是寻找电路的特定问题行为，而是直接检查示波器上尽可能靠近 IC 引脚的电压 Vcc-GND。

在操作过程中，您应该看到一条平线（纯直流电压）。如果你得到涟漪，这表明你的解耦不够。您必须长时间观察电路可能具有的所有状态的电压。仅作为示例，波纹可能在数字传输期间周期性地出现。此外，您必须对 PCB 上的所有 IC 重复此测量，即使它们位于同一电源总线上。

纹波的频率非常重要，因为它会告诉你需要什么样的电容器来衰减这个特定的纹波。例如，低频纹波（低于 1 kHz）可以很容易地用铝电容器过滤，而高频纹波（100 kHz 或 1 Mhz）则更容易用薄膜电容器或陶瓷电容器过滤。

纹波的幅度将使您了解去耦电容必须达到多少法拉。

我认为这种方法是确保您的电路不会因去耦不良而不是寻找奇怪/不一致的电路行为的最佳方法。

供应质量、信号完整性和容错率！

如果您已经知道 DVT 的含义并在设计规范上执行严格的 DFM、DFT 和 DVT，那么可能需要考虑在您的设计验证测试计划中添加敏感性可靠性测试。这包括：将电源电压强制为 +/-10% 限制并更改晶体频率 +/- 限制以查找功能错误（又名 Schmoo 绘图测试）。- 您对高/低温度和高 %RH 执行相同操作，同时使用芯片上的环路注入 1A 脉冲噪声，寻找具有无法抑制耦合噪声的高阻抗源的高阻抗轨道。
- 您可以使用短接探针地线来嗅探电路板，并在频谱分析仪或示波器上以最大灵敏度查找噪声，然后使用 1 安培 DIY 脉冲发生器的类似尺寸环路将噪声注入回去以查找功能问题。

就像预测玻璃何时会破碎一样，模拟世界中的二进制系统可以完美地工作，直到它破碎。

为了了解症状性错误的余量，必须了解噪音的来源和去向。

可以精确测量噪声并确定误差范围。

• 来源：通过传导、感应或 C 耦合
  • 传导和/或辐射噪声脉冲或射频 (>30MHz) 或射频调制，EH 脉冲场 (\$V=Ldi/dt\$)，负载/耦合的电容比 * Vnoise，杂散射频的内部解调，电流耦合相邻轨道或附近开关电流、耦合到不平衡信号/接地阻抗的共模脉冲、传导电源噪声和接地返回噪声（又名接地偏移）、感应电流 \$ I_c=CdV/dt\$。它也可能来自不匹配的阻抗纹波，其中上升时间 \$t_R\$ 小于 prop。延迟，\$t_D\$ 在轨道上。

    • 接地框架的 ESD 也是作为接地偏移或信号干扰耦合的 EMI。

• 目的地：通过传导、感应或 C 耦合
  • PSRR：每个栅极都有一个线性区域，但与具有电流源偏置的运算放大器不同，电源噪声抑制比是非线性的，并且仅在 Nch 和 Pch 驱动器都处于活动状态并且不仅从任一轨注入噪声而且从任一轨到输出。发送器和接收器之间的差分电源噪声意味着峰值转换时间点的阈值偏移，这决定了多个转换是否可以通过门。当开关完全导通时，轨道阻抗/电抗可能远高于驱动器阻抗，对于不同的电压逻辑系列，驱动器阻抗在 22 到 33 或 50 +/-20% 欧姆之间变化。（旧版 CD4000 系列 >300 欧姆）

由大信号回路感应的电流，而不是通过附近的 Cap 分流到 Vss:Vdd 平面（低电感平面）

我们可以将所有二进制通信结果预测为具有概率函数或误码率的模拟信噪比 SNR。（误码率）。

• 那么什么是Logic的SNR呢？

  • 40dB 好（<1%Vpp），30dB 中等，20dB 差（10%Vpp）

• 任何逻辑信号都有误码率吗？
  • 是的，但它通常大得离谱，直到您不遵循电源/接地层和去耦帽的设计规则。然后，如果您忽略解耦或计算它太复杂，它实际上会变得很小，因此您总是在进入故障成本很高的关键生产之前测试它的利润。
  • 什么是信号？
  • Vss、Vdd 分别作为信号发送到接收或发送芯片附近的某个参考点。
  • 什么是噪音？
  • 一个小到不容易看到但又大到足以让你的设计在你发货后失败的干扰。;) 相当于“吹树莓”
  • 基本上任何不是数据表波形信号的东西。
  • 什么是输入阈值？
  • 74HCTxx 和 RS-232 大约为 Vss/2 +/-x% 或 1.3V（是的，没错）
  • 什么是 \$V_{oh(min)}\$ 和 \$V_{ol(max)}\$ ？
  • 这些是 IC Specs 中的输出电平 (hi/lo)。对于每个旨在提供良好噪声容限的逻辑系列（在大多数情况下）它并不能保证您的系统没有 EMI 错误！规定电流下的这些电平还定义了 Hi(1) 和 Low(0) 的驱动器 Ron 或 \$RdsOn\$ 阻抗（最大值）。通常在 74ALV 逻辑中为 25 欧姆，在 74HC 逻辑中为 50 欧姆。
  • 什么是 \$V_{oh(min)}\$ 和 \$ V_{ol(max)}\$ ？这些是为保证可靠切换而定义的裕量水平。
  • 因此，我们看到逻辑设计中存在固有噪声容限，这些电平与真正的 Vth 输入开关阈值之间存在差异。对于 TTL，您可以使用探头接地在任何浮动输入上进行测量。对于 CMOS，您可以测试任何带有负反馈 R（如 1Mohm）的栅极，并将其观察为线性区域中的输入阈值，每个内部栅极的电压增益至少为 10。与非门是 3 级反转，因此线性增益 > 1k。我见过的所有 CMOS 系列都是如此。

^{模拟此电路- 使用CircuitLab创建的原理图}

未显示二极管的 100 ohm ESR 和输入电容以及许多其他细节。

有充分的理由尽可能靠近地使用单独的电源和接地层来增加两者之间的电容。一个正方形的电感对于整个 PCB 或一个微型贴片电容器来说是相同的。如果您选择陶瓷、具有同步时钟电流的 SRF 和轨道布局，则有充分的理由选择 0.01uF 而不是 0.1uF，反之亦然。您可以通过在 10:1 探头 > 300MHz 上使用 1cm 尖端和筒形连接使用 示波器环路进行嗅探并在没有接地夹的情况下测量电源的信号完整性来判断您的噪声问题。

学习在每个设计中测试您的噪声容限

• 即使您有很多 EMI 经验，通常也会在 DVT 中进行计划。通过近距离 (1cm) 射频嗅探测试和噪声注入。

请记住，在您的布局中，环路距离不仅决定了路径电感，而且环路面积也决定了 EH 场噪声水平。

逻辑噪声错误的功能症状是出乎意料的，当你最不期待的时候

我有一个更简单、更简短的答案：

当你没有足够的权力时，你会遇到各种奇怪的问题，这些问题通常彼此无关，乍一看似乎无法解释。