不幸的是，适当的绕过和接地是似乎教得不好和理解得不好的主题。它们实际上是两个不同的问题。你问的是绕过，但也隐含地进入了接地。

对于大多数信号问题，这种情况也不例外，在时域和频域中考虑它们是有帮助的。从理论上讲，您可以在其中一种中进行分析并在数学上将其转换为另一种，但它们各自为人类大脑提供了不同的见解。

去耦提供了一个近乎的能量储备，以消除电流消耗的非常短期变化引起的电压。回到电源的线路有一些电感，电源需要一点时间来响应电压降，然后才能产生更多电流。在单个板上，它通常可以在几微秒（我们）或几十我们内赶上。然而，数字芯片可以在几纳秒 (ns) 内大量改变其电流消耗。去耦电容必须靠近数字芯片电源和接地引线才能发挥作用，否则这些引线中的电感会阻碍它在主电源赶上之前快速提供额外电流。

那是时域视图。在频域数字芯片是其电源和接地引脚之间的交流电流源。直流电源来自主电源，一切都很好，所以我们将忽略直流。该电流源产生广泛的频率。一些频率是如此之高，以至于相对较长的小电感导致主电源开始变成一个显着的阻抗。这意味着除非处理这些高频，否则这些高频会导致局部电压波动。旁路电容是那些高频的低阻抗分流器。同样，旁路电容的引线必须短，否则它们的电感会太高，并妨碍电容器将芯片产生的高频电流短路。

在此视图中，您的所有布局看起来都很好。在每种情况下，盖子都靠近电源和接地芯片。但是，出于不同的原因，我不喜欢它们中的任何一个，而这个原因是接地的。

良好的接地比绕过更难解释。真正涉及到这个问题需要一整本书，所以我只提一些片段。接地的第一项工作是提供通用电压参考，我们通常认为它是 0V，因为其他一切都被认为是相对于接地网络。然而，想想当你通过地网运行电流时会发生什么。它的电阻不为零，因此在接地的不同点之间会产生很小的电压差。PCB 上铜平面的直流电阻通常足够低，因此对于大多数电路来说这不是太大的问题。纯数字电路至少有 100s 的 mV 噪声容限，因此 10s 或 100s 的 μV 接地偏移不是什么大问题。在某些模拟电路中确实如此，但这不是我要解决的问题。

想想随着流经接地层的电流频率越来越高会发生什么。在某些时候，整个地平面只有 1/2 波长。现在你不再有地平面，而是贴片天线。现在请记住，微控制器是具有高频元件的宽带电流源。如果你在接地平面上运行它的直接接地电流哪怕一点点，你就有一个中心馈电贴片天线。

我通常使用的解决方案，并且我有定量证明它运作良好，是使本地高频电流远离接地层。你想建立一个微控制器电源和接地连接的本地网络，在本地绕过它们，然后每个网络只有一个连接到主系统电源和接地网络。微控制器产生的高频电流从电源引脚流出，通过旁路电容，然后返回接地引脚。该环路周围可能有很多讨厌的高频电流，但如果该环路只有一个连接到电路板电源和接地网，那么这些电流将在很大程度上远离它们。

因此，要将其带回您的布局，我不喜欢的是每个旁路电容似乎都有一个单独的电源和接地通孔。如果这些是电路板的主要电源和接地层，那就不好了。如果您有足够的层并且过孔确实连接到本地电源和接地层，那么只要这些本地层仅在一个点连接到主层就可以了。

它不需要当地的飞机来做到这一点。即使在 2 层板上，我也经常使用本地电源和接地网技术。我手动连接所有接地引脚和所有电源引脚，然后是旁路帽，然后是晶体电路，然后再布线其他任何东西。这些本地网络可以是微控制器下方的星形或其他任何东西，并且仍然允许根据需要在它们周围路由其他信号。然而，再一次，这些本地网络必须与主板电源和接地网络只有一个连接。如果您有一个板级接地平面，那么将有一个通过某个地方将本地接地网连接到接地平面。

如果可以的话，我通常会走得更远一些。我将 100 nF 或 1 μF 陶瓷旁路电容尽可能靠近电源和接地引脚，然后将两个本地网络（电源和接地）连接到馈电点，并在它们之间放置一个更大（通常为 10μF）的电容，使在帽的另一侧与电路板接地和电源网络的单个连接。这个次级电容为高频电流提供了另一个分流，高频电流被各个旁路电容分流。从电路板其余部分的角度来看，微控制器的电源/接地馈电表现良好，没有很多讨厌的高频。

因此，现在要最终解决您的问题，即与您认为的最佳实践相比，您的布局是否重要。我认为您已经很好地绕过了芯片的电源/接地引脚。这意味着它应该运行良好。但是，如果每个都有一个单独的通孔连接到主接地层，那么您以后可能会遇到 EMI 问题。您的电路将运行良好，但您可能无法合法出售它。请记住，RF 传输和接收是相互的。可以从其信号中发射 RF 的电路同样容易让这些信号拾取外部 RF 并使其成为信号之上的噪声，因此这不仅仅是其他人的问题。例如，在附近的压缩机启动之前，您的设备可能会正常工作。这不仅仅是一个理论上的场景。我见过这样的案例，

这是一个轶事，展示了这些东西如何产生真正的影响。一家公司正在制作小玩意儿，生产成本为 120 美元。我受聘更新设计并尽可能将生产成本降低到 100 美元以下。以前的工程师并不真正了解射频辐射和接地。他有一个发出大量射频垃圾的微处理器。他通过 FCC 测试的解决方案是将整个烂摊子装在一个罐子里。他制作了一个底层接地的 6 层板，然后在生产时将一块定制的金属片焊接在令人讨厌的部分上。他认为，只要将所有东西都包裹在金属中，它就不会辐射。那是错误的，但我现在不打算讨论。罐子确实减少了排放，因此它们只是通过 FCC 测试以 1/2 dB 的余量发出吱吱声（那

我的设计只使用了 4 层，一个单板宽的接地层，没有电源层，但是一些选择 IC 的本地接地层与我描述的这些本地接地层和本地电源网络的单点连接。长话短说，这超过了 FCC 限制 15 dB（这是很多）。一个附带的优势是，这个设备在某种程度上也是一个无线电接收器，而且更安静的电路向无线电输入的噪音更少，有效地扩大了它的范围（这也很多）。最终生产成本为 87 美元。另一位工程师再也没有为那家公司工作过。

因此，正确的旁路、接地、可视化和处理高频环路电流真的很重要。在这种情况下，它有助于同时使产品更好、更便宜，而没有得到它的工程师失去了工作。不，这真的是一个真实的故事。

配电网络的主要目标是减少连接组件之间的电感。这对于您用作参考的任何平面（例如“接地”、“vref”或“返回”）都是最重要的，因为该网络上的电压用作信号电压的参考。（例如，TTL 信号的 VIL/VIH 阈值参考芯片的 GND 引脚，而不是 VCC。）在大多数 PCB 应用中，电阻实际上并不那么重要，因为总阻抗中的电感分量占主导地位。（不过，在 IC 芯片上，情况正好相反：电阻是阻抗的主要部分。）

请记住，这些问题对于高速 (>1 MHz) 电路最为重要。

参考平面作为集总节点

首先要检查的是您的参考平面是否可以被视为集总节点，而不是传输线。如果信号的上升时间大于光从电路板的一侧穿过另一侧并返回所需的时间（在铜中；一个好的经验法则是每纳秒 8 英寸 [200 毫米]），那么您可以将参考平面视为一个集总元件，从负载到去耦电容的距离无关紧要。这是一个重要的决定，因为它会影响您的电源过孔和电容器的布局策略。

如果平面尺寸更大，那么您不仅需要在周围分布去耦电容，还需要更多的电容，并且电容需要在它们去耦的负载的上升时间距离内。

过孔电感

继续努力使电感最小化，如果平面是集总元件，那么零件和平面之间的电感将占主导地位。在您的第一个示例中考虑 C19。从平面到芯片的电感与走线所包围的面积直接相关。换句话说，沿着从电源层到芯片的路径，然后将接地引脚返回到接地层，最后关闭回路回到电源通孔。最小化这个区域是您的目标，因为在电感超过去耦电容之前，更少的电感意味着更多的带宽。请记住，通孔从表面到平面的长度是路径的​​一部分；将参考平面保持在表面附近有很大帮助。在 6 层或更多层板中，第一层和最后一层内层都作为参考平面的情况并不少见。

因此，虽然您有一个很小的电感开始（我猜是 10-20 nH），但可以通过为 IC 提供自己的一组过孔来减少它：给定您的过孔尺寸，一个过孔紧邻引脚 97，另一个过孔靠近引脚 95 会将电感降低到 3 nH 左右。如果您负担得起，较小的通孔会在这里有所帮助。（不过，老实说，由于您的部件是 LQFP 而不是 BGA，这可能无济于事，因为封装中的引线框架本身可能会贡献 10&nbps;nH。或者可能因为...... .)

互感

通向负载或电容器的线路和通孔不存在于真空中。如果有供应线，则需要有返回线。由于这些是有电流流过的电线，它们会产生磁场，如果它们彼此足够接近，就会产生互感。这可能是有害的（当它增加总电感时）或有益的（当它降低总电感时）。

如果每条平行线（我说“线”包括走线和通孔）中的电流沿相同方向流动，则互感会增加自感，从而增加总电感。如果每根导线中的电流方向相反，则从自感中减去互感，从而减少总电感。随着电线之间的距离减小，这种效果会变得更强。

因此，通往同一平面的一对导线应该相距很远（经验法则：表面到平面的距离大于两倍；如果您还没有弄清楚叠层，则假设 PCB 厚度）以减少总电感. 通往不同平面的一对电线，例如您发布的每个示例，应尽可能靠近。

切割平面

由于电感占主导地位，并且（对于高速信号）由电流通过网络的路径决定，因此应避免平面切割，特别是如果有信号穿过该切割，因为返回电流（它更喜欢跟随直接在信号迹线下方的路径以最小化环路面积并因此减少电感）必须绕道而行，从而增加电感。

减轻切口产生的电感的一种方法是使用可用于跳过切口的局部平面。在这种情况下，应使用多个过孔来最小化返回电流路径的长度，但是，由于这些过孔通向同一平面，因此电流沿相同方向流动，因此不应将它们放置在靠近每个通道的位置。其他，但应至少相隔两个平面距离左右。

但是，应注意足够长的信号走线作为传输线（即长度超过一个上升或下降时间，以较短者为准），因为走线附近的接地填充会改变该走线的阻抗，导致反射（即过冲、下冲或振铃）。这在千兆位速度信号中最为明显。

没时间了

我将探讨“每个电源引脚一个 0.1 μF 电容器”策略如何与每个部件可能有数十个电源引脚的现代设计适得其反，但我现在真的必须开始工作了。详细信息在下面的 BeTheSignal 和 Altera PDN 链接中。

建议 (TL;DR)

• 如果这些过孔连接到不同的平面，则将去耦电容过孔移到更近的位置。
• 如果您负担得起，将过孔放入焊盘是最好的选择（您需要填充过孔并将焊盘镀在填充物上，这会增加一两天的制造时间并且成本更高）。第二好的是将两个过孔放在帽的同一侧，尽可能靠近彼此和电容器。可以在电容器的另一侧放置一组额外的过孔，以将电感减半，但要确保两个过孔组至少相隔一个板厚（或两个平面距离）。
• 为 IC 提供自己的电源和接地过孔，使对向网络的过孔彼此靠近，同网络的过孔相距较远。这些过孔可以与去耦电容共用，但最好有更多的平面过孔，而不是延长到平面过孔的走线。（我通常的布局技术是放置负载，然后放置电源和接地过孔，最后如果有空间，则在电路板的另一侧放置一个去耦电容。（如果没有空间，电容器会移动，而不是过孔！ )
• 最小化每个参考平面的最长尺寸以最小化电感并为您的平面提供更简单的集总元件模型。平面切割应该最小化，并且可以使用局部平面来减轻它们。

也可以看看

• Henry Ott，电磁兼容性工程
• BeTheSignal.com
• Altera 的配电网络设计工具和应用笔记——这些工具主要针对 Altera 产品，但基本策略与任何高速数字设计相关。PDN 工具非常适合在给定物理参数和去耦电容的情况下计算平面阻抗。通过向您展示实际发生的情况，让“每个电源引脚一个 0.1 μF 电容”的神话成为现实。

我发现当您需要考虑电源线（走线，例如^非常小的电阻）和去耦电容的行为时，考虑走线形成的等效 RC 电路往往会有所帮助。

这是您在帖子中使用的三个电容的简单示意图：
^{图像中没有极性，所以假设一个“电源”接地，另一个是 VCC。}

基本上有两种解耦方法 - A 和 C。B 不是一个好主意。

A将最有效地防止来自 IC 的噪声传播回系统的电源轨。但是，它在实际将开关电流与器件去耦方面效果较差 - 稳态电流和开关电流必须流过同一条迹线。

C在实际去耦 IC 方面最有效。您有一个单独的路径用于将电流切换到电容器。因此，引脚对地的高频阻抗较低。然而，来自设备的更多开关噪声将使其回到电源轨。
另一方面，这确实会降低IC 引脚电压的净变化，并通过将高频电源更有效地分流到地来降低高频电源噪声。

实际的选择是特定于实现的。我倾向于使用 C，并且尽可能使用多个电源轨。但是，如果您没有用于多轨的电路板空间，并且正在混合模拟和数字，A 可能是有保证的，假设去耦功效的损失不会造成伤害。

如果你画出等效的交流电路，两种方法之间的区别会变得更加明显：

C 有两条独立的交流接地路径，而 A 只有一条。

您的问题（所有问题）的答案在很大程度上取决于您的 PWA 周围运行的频率。

不管我要说什么，请记住，大多数分立去耦电容在大约 70 MHz 以上变得无用。使用多个并联的上限可以将这个数字推高一点。

一个经验法则是，一个物体在 L = 波长/10 时开始像天线一样工作。波长 = c/f; 所以我们需要 L < c/(10f)。1 cm 的特征尺寸在 3 GHz 左右变得很重要。在您松一口气之前（因为您的时钟仅以 50 MHz 的频率运行），请记住您需要考虑时钟边沿和芯片 I/O 引脚转换的频谱内容。

通常，您希望在电路板周围放置很多电容，和/或使用具有专门设计的电源和接地层的电路板，这基本上将整个电路板变成了一个分布式电容器。

引线和走线电感 (L) 约为 15 nH/英寸。这相当于 50 MHz 的频谱内容约为 5 Ω/英寸，200 MHz 的频谱内容约为 20 Ω/英寸。

并联“N”个值为 C 的上限将使 C 增加 N 倍，并将 L 减少大约 N 倍。您的去耦方案具有有用的频率范围。该频率范围的低端由所有电容的总有效电容设置。频率范围的高端与电容器的电容无关（我重复一遍，无关）：它是电容器引线电感和网络中电容器数量（及其位置）的函数。有效总电感与 N 成反比。十个 10 nF 的电容比 1 个 100 nF 的电容更可取。100 个电容，每个 1 nF，甚至更好。

为了保持你的有效去耦网络 C 高，你的有效去耦网络 L 低，你必须分配你的上限（而不是将它们聚集在一个或几个地方）。

保护您的 A/D 转换免受噪音影响是另一个主题，我现在将继续讨论。

我希望这有助于回答你的一些问题。