（我首先应该说我对 100 MHz 范围内的电路板有一些经验，但我远非专家。）

规范参考是 Johnson 和 Graham 的高速数字设计。约翰逊还在 2003 年写了一部更高级的续集《高速信号传播》。

您可以使用 gEDA 和公司来布置任何电路板，但它可能会变得非常困难，以至于如果您能得到它，我会寻求更好的工具。手动匹配许多迹线的长度很快就会变得乏味。

至于你实际上需要对痕迹做什么，以下是我要注意的事情：

1. 一旦走线长度超过数字信号上升沿的 1/6，走线的长度就开始变得重要。对于典型 PCB 上 1 ns 的上升时间，上升沿跨度约为 6 英寸，因此您希望走线长度小于 1 英寸。

2. 您希望将迹线的终端与其特征阻抗相匹配，以防止反射信号。在实践中，这意味着要么在走线到达目的地之前将一个电阻接地，要么在走线的起点串联一个电阻。我发现 Crecraft 和 Gergely 的模拟电子学第 12 章中的图表值得长时间盯着：http: //books.google.com/books ?id=lS7qN6iHyBYC&lpg=PP1&ots=cg6ZMM2GI1&dq=analog%20electronics%20crecraft&pg =PA296#v=snippet&q=propagation%20of%20a%20pulse&f=false制造商的数据表有时会有推荐的端接方案。

3. 随着信号速度的提高，您必须开始担心由于互感和快速变化的电流 (V = L * di/dt) 而在相邻走线中感应的电压。人们称之为“串扰”。这意味着您需要将迹线彼此分开，在所有迹线下方使用接地层，和/或在您尝试隔离的迹线之间放置接地迹线（“保护迹线”）。

这就是我在实践中真正担心的全部。

对于高速数字信号，您需要将走线的阻抗与信号输出驱动器的输出阻抗相匹配。许多信号传输线也需要端接。这减少了反射和符号间干扰。走线的阻抗主要由其宽度和 PCB 叠层决定，但信号返回路径也起作用。在分离的接地层上切换层或路由信号会产生阻抗不连续性，并会降低链路可以运行的最大速度。

走线长度匹配要求将由信号使用的总线协议的时序要求驱动。Eb，DDR 存储器接口将要求 DQ（数据）信号在 DQS（选通）信号的许多皮秒内到达。可以根据走线长度失配和传输线的传播延迟来粗略估计失配。信号完整性工程师通过运行 I/O 驱动器的布线拓扑和模型的仿真来创建更精确的时序偏差分析。

关于这个主题的一个很好的参考是霍华德约翰逊博士的书“高速数字设计：黑魔法手册”（http://www.amazon.com/High-Speed-Digital-Design-Handbook/dp/0133957241）

杰森

这一切都取决于您所说的“高速”。

决定是否需要终止的最重要因素是上升沿传播所需的时间。如果您的上升时间为 100 ps，那么无论您是 100 MHz 还是 10 MHz，反射仍然会伤害您。但是，只有当您达到“传输线”长度时，反射才会成为问题。我认为这就像……对于每 300 ps 的上升时间，您可以在没有终止的情况下前进大约一英寸。因此，对于 0.9 ns 的上升时间，您可以走大约 3 英寸。

至于走线的阻抗，你应该谷歌“微带”。您将需要在走线下方有一个坚固的接地层。然后，走线与平面的距离（由板叠层决定）和走线的宽度应在很大程度上决定走线阻抗。许多 PCB 设计工具会自动为您计算走线阻抗。

除非您的电路需要，否则您不需要使走线具有相同的长度。例如，DDR 存储器需要它在一定数量内，而差分走线需要它。

模拟的标准是HyperLynx（由 Mentor 提供）。LineSim 进行预布局；BoardSim 在布局后进行。