在这张图中
Q 的开始状态是什么?既然 S 和 R 的第一个 NOR 依赖于以前的结果,那么第一次迭代一定有什么东西吗?
注意:我在第一年的数字逻辑课程,所以问题是用于理论用途(表格制作,它适用的各种家庭作业问题等),而不是实际实施。只是对于“如果 R 是 __ 并且 S 是 __ 什么是 Q?”之类的事情。诸如此类的简单事情。
在这张图中
Q 的开始状态是什么?既然 S 和 R 的第一个 NOR 依赖于以前的结果,那么第一次迭代一定有什么东西吗?
注意:我在第一年的数字逻辑课程,所以问题是用于理论用途(表格制作,它适用的各种家庭作业问题等),而不是实际实施。只是对于“如果 R 是 __ 并且 S 是 __ 什么是 Q?”之类的事情。诸如此类的简单事情。
如果您只是打开它,初始状态将是竞争条件的结果,这取决于哪个门输出可以首先变高。实际上,一个或另一个门往往具有更快的上升时间,因此它可能会倾向于以一种或另一种状态出现,但不能保证。
RS 锁存器具有稳定的 Q 高状态和稳定的 !Q 高状态,但它也具有基本上无限数量的亚稳态。当锁存器处于亚稳态时,输出可以在任意时间长度内任意切换高电平和低电平,尽管实际上大多数亚稳态相当快地分解为稳定状态。
假设每个门的输出传播时间恰好为一纳秒,两个输入同时从高电平切换到低电平。虽然输入很高,但两个输出都会很低。然后在他们切换后一纳秒,两个输出都会很高。一纳秒后,两个输出都会低,然后都是高,等等。在实践中,门当然不会以如此完美平衡的方式表现,但简单地不平衡并不能完全阻止亚稳态。无论人们如何尝试调整电路,如果不是因为量子限制,理论上可以构建一个输入的刺激,其中一个输入领先另一个输入的量恰到好处,从而将事物置于任意长度的亚稳态的时间。在实践中,人们可以构建电路,以便扩展亚稳态需要如此精确的刺激,以至于这种刺激实际发生的概率将是无穷小的。尽管如此,重要的是要注意亚稳态,因为它会导致奇怪和意想不到的行为。
如果 VDD 以正确的模式上升和下降,几乎任何锁存器都可以进入亚稳态。这种亚稳态通常会很快解决,但重要的是要注意,亚稳态锁存器的输出可能会以一种方式切换,然后一段时间后切换到相反的状态。
那里提出并回答了同样的问题:
闩锁如何确定其初始状态?
我添加了一个答案,解释了当您自己构建触发器时如何实现所需的初始状态:
https ://electronics.stackexchange.com/a/446285/224980
我知道我们不应该发布“仅链接”的答案,但由于此链接再次指向 StackExchange 并且我的答案很长,我认为在这里复制它是不够的。
我想你只想要真值表。
这是真值表:
右 | 小号 | 问 ---+---+----- 0 | 0 | 不用找了 0 | 1 | 高(1) 1 | 0 | 低 (0) 1 | 1 | 不可预测的
对于最后一种情况,Q 和 Q' 相同,这是不可能的。