基本区别在于门控或时钟机制。例如，让我们谈谈 SR 锁存器和 SR 触发器。

SR Latch 看起来像这样

在此电路中，当您将 S 设置为活动时，输出 Q 将为高电平，而 Q' 将为低电平。这与其他任何事情无关。（这是一个低电平有效电路，因此此处有效表示低电平，但对于高电平有效电路，有效表示高电平）

SR 触发器（也称为门控或时钟 SR 锁存器）如下所示。

在这个电路中，只有当你给出一个有效的时钟信号时，输出才会改变（即存储的数据会改变）。否则，即使 S 或 R 处于活动状态，数据也不会改变。该机制用于同步电路和寄存器，以使数据不会发生不必要的变化。

触发器由两个具有相反极性时钟的背靠背锁存器构成，构成主从拓扑。

锁存器的类型与此约束无关（JK、SR、D、T），但重要的是透明度由某个引脚控制（称为时钟或启用或任何您喜欢的）。

SR 闩锁让每个人都陷入了困境，因为最基本的设计始终是透明的。因此，一旦添加了时钟使能，人们就开始称其为触发器。好吧，它不是；它是一个门控锁存器。但是，您可以用两个门控 SR 锁存器构建一个 SR 触发器：

或两个 JK 锁存器：

或两个 D 锁存器：

将时钟引脚添加到锁存器（SR 或 JK）不会使其成为触发器——它会使其成为门控锁存器。将时钟脉冲到门控锁存器也不会使其成为触发器。它使它成为一个脉冲锁存器（脉冲锁存器描述）。

触发器是边沿触发的，建立和保持时间都与这个有效边沿有关。传统的触发器不允许通过周期边界借用任何时间，因为主从拓扑就像一个锁和坝系统一样在活动时钟上创建一个硬边沿。

另一方面，闩锁设置为闩锁的透明度并保持直到闩锁关闭。它们还允许在整个透明阶段借用时间。这意味着如果一个半周期路径慢而另一半周期路径快；使用基于锁存器的设计，慢速路径可以将时间借入快速路径周期。

当您需要从路径中挤出每一皮秒时，一个非常常见的设计技巧是将触发器分开（进入两个单独的锁存器）并在其间执行逻辑。

基本上，锁存器和触发器之间的建立和保持时间完全不同。就如何处理循环边界而言。如果您进行任何基于闩锁的设计，区别很重要。很多人（甚至在这个网站上）会将两者混为一谈。但是，一旦您开始通过它们计时，差异就会变得非常明显。

另见：

描述闩锁和人字拖的好文字

什么是人字拖？

编辑：

只展示了一个基于 t 门的 D 触发器（请注意，它是由两个具有相反相位时钟的背靠背基于 t 门的 D 锁存器构建的）。

锁存器在打开状态下直接传递输入数据，并在锁存状态下冻结输出。锁存器响应控制信号的电平。

有各种类型的触发器，但基本上这些触发器会在控制信号的边缘改变状态，在某些情况下还会改变数据输入。经典的 D 触发器最类似于锁存器，只是它只查看时钟特定边沿上的输入，并在所有剩余时间冻结输出。

锁存器是双稳态多谐振荡器的一个例子，即具有恰好两个稳定状态的器件。
这些状态是高输出和低输出。
锁存器具有反馈路径，因此设备可以保留信息。
因此，锁存器可以是存储设备，只要设备通电，就可以存储一位数据。
顾名思义，闩锁用于“锁定”信息并固定到位。
锁存器与触发器非常相似，但不是同步设备，并且不像触发器那样在时钟边沿上工作。

触发器是一种非常类似于锁存器的设备，因为它是一个双稳态多谐振荡器，具有两种状态和一个允许它存储一些信息的反馈路径。
锁存器和触发器之间的区别在于锁存器是异步的，并且输出可以在输入发生变化时立即改变（或至少在小的传播延迟之后）。
另一方面，触发器是边沿触发的，只有在控制信号从高电平变为低电平或从低电平变为高电平时才会改变状态。
这种区分是相对较新的并且不是正式的，许多权威人士仍然将触发器称为闩锁，反之亦然，但为了清楚起见，这是一个有益的区分。