您所描述的称为有线或连接。在某些逻辑系列中是可能的，特别是 ECL（发射极耦合逻辑），但在最常见的系列（TTL 和 CMOS）中是不可能的。

在 CMOS 中这是不可能的，因为当 CMOS 输出为低电平时，它会在输出引脚通过芯片到地之间产生非常接近的短路。当它为高电平时，它会在 VDD 通过芯片到输出引脚之间产生非常接近的短路。

因此，如果将两个 CMOS 输出连接在一起，一个输出为高电平，另一个输出为低电平，则 VDD 与地之间的短路将非常接近，这将消耗大电流并可能使两个芯片中的一个或另一个过热。

对于 TTL，也有类似的问题，但从输出引脚到 VDD 或地的“短路”并不像在 CMOS 中那样接近短路。

有一种变体输出样式，称为CMOS的漏极开路或 TTL 的开路集电极，它允许有线与连接而不是有线或。这些输出被设计成只能将电流吸收到地，当它们标称处于高状态时不能产生任何输出电流。这些通常与外部上拉电阻一起使用，以便输出电压在需要时实际达到“高”电压电平。

注意：如果使用低电平有效逻辑（低电压表示逻辑 1，高电压表示逻辑 0），则可使用集电极开路或漏极开路进行连线或。

这让你“加入输出”

^{模拟此电路- 使用CircuitLab创建的原理图}

如果您只是连接电线，那么（很有可能）将 0 和 1 连接在一起。由于 0 是 gnd，而 1 是 5V（取决于芯片，但这是标准），因此您将通过电线将 5V 和 gnd 连接在一起。术语是短路！

您可以将二极管用于简单的或门。甚至电阻。当您将此门连接到其他门、其他电路时，就会出现问题。您可以反过来用 2 个二极管构建一个与门。但是如果你尝试将它们中的很多连接在一起，你最终会得到一个巨大的电路，它的功能不是小的独立部件，而是一个大的部件。不在您的简单门计划中的连接可能会在现实生活中突然出现，从而打乱您想要发生的事情。

晶体管可让您将输入与输出分开。晶体管的输出不能反向反馈并影响其输入。中继将是另一种选择，尽管速度较慢。由于开关不能影响电磁铁。

早期的逻辑是 RTL 或 DTL、电阻晶体管逻辑或二极管晶体管逻辑。首先是电阻器，然后是二极管，用于形成栅极，然后晶体管起到缓冲结果的作用，因此您使用的下一个栅极不会通过这个栅极反馈到它的输入。

现在，由于芯片上的晶体管实际上是免费的，也就是说，从经济上讲，我们可以享受到所有东西都被适当缓冲和分离的奢侈。通常这就是我们想要的。TTL逻辑！

考虑一下如果一个输入为高而一个为低，然后连接两个输入会发生什么情况。这取决于您如何构建逻辑门。

如果您的逻辑门设计为真正将高电平拉高，而将低电平真正拉低（CMOS），那么这是短路并且会爆炸。

如果您的逻辑门被设计成高是“弱”或高电阻（例如 NMOS），那么输出将是低的，但另一个输入（应该是高的）将被强制为低，即使它是应该很高，这将对使用相同输入的其他逻辑门产生连锁反应。