闪存目前采用 \$19nm = 1.9 * 10^{-8}\$ m 工艺制造。由于一个单元基本上只是一个晶体管，这导致每个单元至少有 \$3.6 * 10^{-16} m^2\$。

在硅中，原子间距离约为 \$2.35 *10^{-10}m\$。使一个原子的面积约为 \$5 * 10^{-20} m^2\$。

现在你必须看到每个细胞都是一个三维对象，导致每个细胞大约有 \$10^6\$ 个原子。

很容易适合...

请注意，以上数字是估计值，忽略材料组合等。

现在让我们看看 64 Gbit 芯片的面积大小。这大约是 \$7 * 10^{10}\$ 细胞。如果它是方形的，则每行大约有 \$2.5 * 10^5\$ 个单元格。哎呀，至少是 \$2 * 2.5 * 10^{-8} * 10^5 = 5 * 10^{-3} m = 5mm\$ 平方。

对于 32GB 卡，我们需要其中的 4 个。所以是的，它们可能是堆叠的。

随着预期的更高集成度，可能低至 10nm 工艺，以及芯片内晶体管的三维堆叠，看起来体积尺寸将在一两年内减少大约十倍。

事实上，最新的 (128GB) 卡有多达 17 个薄型芯片堆叠在一起，在某些情况下具有 11nm 芯片特性、每个单元 3 位和其他“有趣的东西”(tm)。它们对 X 射线的敏感性似乎没有 2GB 的那么敏感，但它们明显比低密度卡“热”，并且在写入数据时可以消耗更多的电流。