我正在使用 Verilog 和 Quartus II 对 Altera Cyclone IV 进行编程。在我的设计中,我想使用时钟的两个边沿,这样我就可以用 50% 占空比的奇数因子进行时钟分频。这是我的代码片段:
always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin
if(reset_i) begin
fixed_clock <= 1'b0;
divider_dummy <= 'b0;
end else begin
fixed_clock <= fixed_clock_next;
divider_dummy <= divider_dummy_next;
end
end
现在,当我编译它时,Quartus II 会抛出以下错误:
Verilog HDL 始终在 adc_clocking.v(83) 处构造错误:事件控制无法测试变量“low_jitter_clock_i”的上升沿和下降沿
如何在我的设计中同时使用给定时钟的上升沿和下降沿?