更新：后续问题显示了我对生成的 PCB 布局的看法。
我正在用 uC 布置我的第一块电路板（我在使用和编程嵌入式系统方面有相当多的经验，但这是我第一次做 PCB 布局），一个 STM32F103，这将是一个混合信号板使用STM的内部DAC和通过SPI的一些外部DAC，我对接地有点困惑。
这些问题的答案：
明确说明我应该有一个用于 uC 的本地接地平面，恰好在一个点连接到全局接地，以及一个本地电源网络，连接到同一点附近的全局电源。所以这就是我正在做的。我的 4 层堆栈是：
- 本地 GND 平面 + 信号，uC，它是 100nF 去耦电容，以及晶体
- 全局 GND，除过孔外未断开。根据Henry Ott等消息来源，地平面是未分割的，数字和模拟部分在物理上是分开的。
- 电源，IC 下方的 3.3V 平面，用于 3.3V 外部 DAC 的粗迹线，用于在模拟部分分配 \$\pm15\$ 伏的较粗迹线。
- 信号 + 1uF 去耦电容
在电路板上更远的地方，模拟组件和信号位于顶层和底层。
所以问题：
- 我应该在 uC 下打破全局接地，还是在本地接地下拥有完整的接地平面？
- 电源平面：我打算只在 uC 下方有一个电源平面，并使用过孔将电源带到去耦帽，因此也就是顶层的 uC，因为我不能在其他地方使用太多。外部 DAC 应该是星形分布的，所以我为它们设置了单独的轨道，电路板的其余部分是 \$\pm15\$ 伏特。这听起来好吗？
- 我同时使用了 uC 的 ADC 和 DAC，并在电路板的模拟部分生成了一个参考电压，我将其带到 uC 的 Vref+ 引脚，并在电源平面上带有一个轨道。我应该在哪里连接 Vref- 引脚：局部接地、全局接地，或者在电源平面上制作一个单独的轨道，将其连接到模拟部分的全局接地，接地应该是安静的？也许靠近产生参考电压的地方？请注意，在 STM32 上，Vref- 不同于模拟接地 VSSA 引脚（我想它连接到本地 GND 平面？）。
当然也欢迎对这里的设计提出任何其他意见！