很可能在芯片上的输入引脚和 VDD 网络之间连接了一个 ESD 保护二极管，它通常是反向偏置的（显示配置的示意图在 Peter Smith 的回答中给出）。这个想法是，当有一个积极的 ESD 事件时，电流将流入低阻抗 VDD 网络，与将电流全部倾倒在连接到输入引脚的一个糟糕的 CMOS 栅极上相比，它所造成的损害要小。

因为限制是 VDD + 0.3 V，所以您的设备中的二极管很可能是肖特基类型而不是 PN 结。对于 PN 结，您通常会看到 VDD + 0.6 V 左右的限制。

如果您要向该设备施加高于 VDD 的输入电压（超过 0.3 或 0.4 V），您将正向偏置该二极管，并从您的电源中汲取高电流。这可能会损坏您的电源，或者，如果电源可以提供足够的电流，则将芯片加热到损坏点。

如果在这些条件下使用电阻器来限制流入输入引脚的电流，您可能会发现电路工作正常。或者，特别是如果芯片是一个非常低功耗的芯片，您可能会发现整个芯片（以及连接到同一 VDD 的其他东西）都通过输入引脚供电，这通常会导致意外行为。

这是由于输入保护二极管造成的。

典型输入如下所示（所示为 CMOS 反相器）：

^{模拟此电路- 使用CircuitLab创建的原理图}

较新部件中的二极管是肖特基器件。这些二极管用于短时间、低能量瞬态事件，不能处理大量电流（通常为几毫安）。

0.3V 压降来自用于保护芯片引脚的肖特基钳位二极管。这些二极管通常连接在每个引脚和两个电源轨之间。如果它们正向偏置超过 0.3V，则可以流过任意大的电流。

二极管设计用于吸收 ESD 产生的瞬态电流，这代表了它们可以处理的有限能量，从而保护敏感的 MOSFET 栅极免受过压。但是，如果您使用低阻抗源驱动它们，您将很快将更多的能量倾倒到它们中，超出它们的处理能力。

实际上，肖特基钳位二极管和 VDD + 0.3V 的存在都是出于相同的根本原因，即SCR 闩锁。所有 CMOS IC 的设计实际上都在本质上创建了一对 BJT 晶体管。它简单地源于p型和n型硅衬底的布局。这张来自VLSI Universe的图片很好地展示了这一点：

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

你会得到两个本征 BJT 晶体管，Q2 和 NPN，以及 Q1，一个 PNP。请注意，它们共享一个 N 阱和一个 P 阱，但这种特殊布置形成了一种称为可控硅整流器 ( SCR ) 的东西。无论如何，这是不希望的，但这种安排的不幸副作用。如果遵循某些规则，这不是问题。

典型的 SCR 具有三个端子，阳极、阴极和栅极。通常，对于某些必须在阳极相对于阴极使用正电压进行控制的器件，它是正向偏置的，但是，除非栅极被激活，否则 SCR 将阻止任何电流。要激活栅极，它必须上升到一个阈值，在本设计中，该阈值将是阳极电压。一个闩锁被激活，即使门下降，它也会保持打开状态。它将一直保持到阳极电压下降到接近零电流为止。对于 CMOS IC，Cathode 类似于芯片 GND，Anode 是 VDD rail，Gates 是 I/O Pins。这就是症结所在，如果任何 I/O 引脚上升到远高于 VDD，它将启用锁存器并在 VDD 和 GND 之间产生短路，从而导致非常大的电流，并且该电流将使锁存器继续烧毁 IC。

为了帮助防止出现小的瞬态尖峰，肖特基二极管被添加到 I/O 线上，以将输入钳位到安全区内的 GND - 0.3V 和 VDD + 0.3V。这些二极管只能承受少量电流，并且仍然需要外部钳位以实现更坚固的设计。

有关更多信息，EEVblog对此做了一个很好的教程：EEVblog #16 - CMOS SCR Latchup Tutorial