不能像这样用一个简单的电阻接地吗？

是的，它可以并且已经完成：

PMOS 逻辑

还有补充版本：

NMOS 逻辑

我们去过那里并做到了！那么为什么这些天我们几乎只使用 CMOS 呢？

想想 PMOS 或 NMOS（在 PMOS 或 NMOS 逻辑中）打开时的情况。然后有电流流过。该电流一直在流动，直到您关闭 MOSFET。

平均而言，在大型设计中，我希望一半的晶体管被​​打开，另一半被关闭。对于许多晶体管，电流很大！

这意味着，大量的电力被消耗。

这意味着大型复杂的 NMOS/PMOS 逻辑芯片将变得很热。

这在使用 CMOS 逻辑时解决了，因为电阻器被另一个将关闭的 MOSFET 代替，因此没有电流可以流动。只有当你高速使用CMOS电路时，它才会消耗更多的电流。当 CMOS 电路处于静态（不变化）时，它几乎不消耗电流（只有一些漏电流）。

另一个优点是 MOSFET 在导通时可以具有非常低的电阻，远低于电阻器。好的，您可以降低电阻值，但是当 MOSFET 开启时，电流会发生什么变化？是的，更大的电流。

因此，CMOS 逻辑的功率效率更高，并且在使用相同的功率时也可以更快。

由于我们只能在一个 IC 中消耗有限的功率，因此 CMOS 设计也可能比 NMOS 或 PMOS 逻辑设计复杂得多。

那么为什么会存在 NMOS / PMOS 逻辑呢？在使用这些技术的时候，CMOS 还没有被发明出来，并且/或者制造工艺太昂贵而无法制造出具有竞争力的 IC。后来，CMOS 技术经过（成本）优化，成为当今 IC 技术的标准选择。因此，新设计不再需要 NMOS / PMOS 逻辑。

在 MOS（实际上是双极逻辑）的早期，他们正是这样做的：只使用一种类型的晶体管，并使用内置于硅中的上拉或下拉电阻来实现相反的状态。这是一种使用较少流程步骤的经济的逻辑方法，在额外流程步骤非常昂贵的时代（它们仍然不便宜，但互补类型的优势证明了成本，正如我们将在下面看到的那样。）

您在第二张图中绘制的或多或少是PMOS逻辑的样子。碰巧的是，PMOS 是市场上第一个流行的 MOS 逻辑（约 1964 年），直到解决了特定于 NMOS 的某些制造问题（材料纯度）后， NMOS才变得可行。

PMOS 是怎么回事？PMOS 晶体管本质上比 NMOS 慢，因为它们使用空穴作为多数载流子与 NMOS 中的电子相比（电子迁移率比空穴迁移率高得多，大约 2.5 倍）。PMOS 还需要更大的晶体管尺寸才能获得同等的驱动能力。因此，一旦 NMOS 变得实用，PMOS 的日子就屈指可数了。

随着 NMOS 的广泛采用（约 1971 年），PMOS 转向被推广为低功耗替代品，因此继续在消费和军事应用中找到使用，直到它被 NMOS 完全取代。NMOS 本身在 1980 年代中期让位于 CMOS。

在 PMOS 和 NMOS 中，无源“电阻器”由耗尽模式器件构成，而有源 FET 是增强模式。耗尽型 FET 具有默认开启阈值，因此当 Vgs = 0 时，器件正在导通。这种上拉（或下拉）耗尽型 FET 还调整了其沟道宽度和长度，使其导通电阻约为增强型 FET 的 5 倍。

那么这个电阻有什么问题呢？您可能已经注意到，当 pFET 将线路拉高时，PMOS pFET 反相器正在提供电流：电流通过 FET 流向下拉。即使逆变器不做任何事情，这也会使用电力。这称为静态功耗，“静态”表示“不变”。NMOS 在驱动低电平时也有同样的问题：nFET 正在吸收电流。

比较CMOS反相器。当输出逻辑高电平时，pFET 开启，但 nFET 关闭，因此没有电流流动。输出低电平时也是如此：nFET 开启，pFET 关闭，没有电流流动。这使得 CMOS 在理论上具有零静态功耗。这是一个巨大的胜利，值得额外的过程步骤来单独制作它。

由于在两个方向上使用有源增强模式 FET，而不是弱耗尽模式下拉（NMOS 上拉），CMOS 也更快。由于这两个原因和其他一些原因（如更简单的偏置），CMOS 是今天使用的主导逻辑。

然而，有时被动上拉/下拉方法对于解决某些问题很有用，例如电平转换、构建线或逻辑或实现 I2C 等共享总线。

Mosfet 总是有一个与之相关的电压降。因此，如果您想在完整边界 (V+ <-> V-) 内切换，您需要两个通道。如果您对输出信号 (V+ - x) 上的电压降没问题，那么您就可以开始了。但是考虑级联。这种效果随着顺序排列的数量而恶化。

每条迹线都有一些电容 C。您示例中的电阻器将形成截止频率 fc=1/2 Pi R*C 的低通滤波器。较低的 R 给出较高的截止频率。使用 MOSFET 可以实现的最低 R。它只是让您加快切换速度。