Yosys完全符合您的要求，并支持大部分 Verilog-2005。查看https://github.com/cliffordwolf/yosys-bigsim/上的 */rtl/ 目录，了解可以使用 Yosys 合成的示例。

披露：我是 Yosys 的作者。

Icarus Verilog，OSS工具，非常好用，甚至还有模拟器。 http://iverilog.icarus.com/

它是一个 Verilog 仿真和综合工具。它作为编译器运行，将用 Verilog (IEEE-1364) 编写的源代码编译成某种目标格式。对于批量模拟，编译器可以生成一个称为 vvp 程序集的中间形式。对于综合，编译器生成所需格式的网表。编译器本身旨在解析和详细说明写入 IEEE 标准 IEEE Std 1364-2005 的设计描述。

Icarus Verilog 是一项正在进行中的工作，由于语言标准也没有停滞不前，它可能会一直如此。这是应该的。但是，我会不时发布稳定版本，并努力不收回这些稳定版本中出现的任何功能。

主要的移植目标是 Linux，尽管它在许多类似的操作系统上运行良好。许多人为各种目标贡献了稳定版本的预编译二进制文件。这些版本由志愿者移植，因此可用的二进制文件取决于谁花时间进行打包。Icarus Verilog 已作为命令行工具移植到 That Other Operating System，并且为没有编译器的用户提供了安装程序。您也可以使用免费工具完全编译它，尽管有稳定版本的预编译二进制文件。

我认为 HDL Analyzer 和 Netlist Architect (HANA) 最能满足您的需求：https ://sourceforge.net/projects/sim-sim/files / 它几乎支持整个 Verilog 1995-2001 结构。它根据 Verilog 格式的通用门生成输出。您还可以指定要映射到的技术库。它有自己的库格式。