我正在设计用于从 FPGA 驱动 7 个 DAC 的电路和 PCB。（DAC是AD9762）
是否可以使用 FPGA 的单个时钟输出（来自 PLL 输出引脚）来驱动所有 7 个 DAC 上的时钟输入？或者这是灾难的秘诀？
这将是一个最大的单端时钟。频率。125兆赫。
还是应该在每个 DAC 时钟输入之前使用时钟缓冲器来缓冲时钟？
如果是这样，这是一个好的时钟缓冲器吗？( NB3N551 )
有更好的我可以使用吗？
编辑：对不起，我应该提到：所有的 DAC 都将位于通过短（几英寸）带状电缆连接到 FPGA 板的 5"x5" PCB 上。
Edit2：如果我可以改写这个问题：如果我能负担得起时钟缓冲器的空间和成本，是否有任何潜在的负面影响？或者这会是安全的方法吗？
如果您在此设计中使用时钟扇出缓冲器，不会有任何问题（除了增加的功率和成本），但我怀疑您是否真的需要它。
因为您的 DAC 都位于彼此之间 5 英寸以内，您应该可以在带状电缆的末端使用单个接收缓冲器。接收缓冲区的扇出可以是星形，每个扇出线都具有源串联端接，如 apalopohapa 的回答，也可以是远端具有分离端接的菊花链。分离终端将是一个接地电阻和一个到 Vcc，提供 R0 到 VCC/2 的戴维宁等效值。R0 将匹配您的标称传输线阻抗，具体取决于您的轨道几何形状。使用 50 欧姆的特性阻抗很常见，但如果使用更高的值，如 75 或 100 欧姆，您将节省电力。
如果 DAC 之间的最大距离为 5 英寸，那么在 8 ns 的采样周期中，DAC 之间的更新时间差异最大为 1 ns。随着时间和温度的变化，时间差将是非常可重复的，因为它仅取决于芯片之间的轨道长度。
NB 请记住，无论您如何缓冲时钟信号，您还需要缓冲数据信号以管理它们的延迟，从而在 DAC 输入端保持正确的采样和保持时间。
您可以为每个时钟扇出串联一个 R 欧姆电阻（将 R 替换为走线的特性阻抗），“尽可能靠近”fpga 中的引脚（并且不要使用一些内部串联电阻） fpgas 报价）。这样，来自每个节点的反射将在返回源时消失，并且不会在其他输入处造成双重触发。