我是高速设计的新手。
在进入 DDR 之前，我最近了解了阻抗匹配以及它是如何完成的，同样我了解了长度匹配以及它是如何完成的。（迈向信号完整性的婴儿步骤）
现在，我需要在 50x40mm 内放置和布线一个 DDR 系统。我被要求分六层做。
在做这件事之前我必须学习什么？我目前用作参考的文档是来自FreeScale Semi 的 AN2582。坦白说，里面提到的很多术语和技术我都看不懂。
所以请清楚地列出要点，书籍和链接会有所帮助。
具体来说，我正在寻找有关以下方面的建议：
1.StackUp(Gnd, Power Plane location) 参考阻抗匹配（如有必要）
2.我必须遵循的路由原则：
2a）我的电路中需要长度匹配的信号是什么（详情如下）。有 3 到 4 个信号属于地址和数据组类别（让我更加困惑）。
2b) 关于地址、控制线的路由考虑。
3.完成整个设计后的清单。
第三个屏幕截图说明了来自处理器的信号。（请放大零件编号并耐心等待）
用作处理器时钟源的晶体是13Mhz（低速板不是吗？）
此时，我不知道上升时间。
提前致谢。
我强烈建议您做的第一件事是购买高速数字设计：黑魔法手册。读两遍，然后再读一遍：）
重要的一点。晶体频率在这里无关紧要，您需要知道相关线路上信号的速度（可能是晶体频率的许多倍）。更多的是驱动几乎所有信号完整性问题的实际上升/下降时间，而不是信号的数字频率。
为 DDR 设计并不是那么简单。即使您拥有超过 10,000 美元的仿真软件，高速设计也可能有点像“巫毒”艺术。换句话说，不要指望第一次就确定设计而不投入工作以了解所涉及的问题，检查清单真的不会解决问题。
我的意思是，你真的应该从阅读我链接的书开始。它将为您提供足够的背景知识，以使 AN2582 中的信息有意义（附注您在操作中链接了错误的 pdf）。它还可以让您了解在布局 PCB 时可能需要做出的设计权衡。
话虽如此，以下是我的想法：
路由指南：
需要考虑/避免的高级事项：
1) 单层布线，其下有一个坚实的地平面。避免像瘟疫一样的过孔。如果这不可能，DQ 和 ADDR 组是最关键的，首先路由它们，尝试仅将信号作为组移动到不同的层。
2) 确保阻抗与迹线匹配：50-60 欧姆，无论设计的“最佳”迹线宽度如何。注意差分线和单端线之间的差异，并适当匹配阻抗。
3）保持适当的信号间距（我认为3*信号线宽度是首选）。这将有助于限制信号之间的串扰。
4) 匹配所有相关信号/组（差分对、数据总线、地址总线等）的走线长度。尽量让所有走线保持大致相同的长度，也就是说，如果可以避免的话，您不希望地址组比数据组长 1 厘米。
5) 使用源终止。鉴于您的电路板尺寸和使用单个 ram ic，您可能不需要并行端接或 Vtt。
6）特别注意Vref，需要稳定：解耦好，有脂肪痕迹。对于单个 ram 模块，您可以使用简单的电阻分压器生成它。
7) 不要使用电阻组作为终端，使用单独的电阻。
8) 预计您需要在第一个原型上“玩”源端接电阻值。基本上在信号上放置一个示波器并尝试 (trace_impedance - 驱动器输出阻抗) = R 范围内的各种值。寻找产生最清晰信号的值（读取眼图）。
信号组：
它们是（注意：取自 AN2910，这是针对 64 位 + 8 位 ECC 模块的，您没有所有这些引脚）：
数据组：
地址/CMD 组：
控制组：
时钟组：和
叠起：
有很多方法可以做到这一点。美光在应用说明TN-46-14中推荐了 3 层或 4 层信号层的 6 层堆叠。
真正堆叠起来本身就是一个完整的主题，但如果您的设备上有“标准”设备分类，那么这些建议应该可以正常工作。
其他的东西：
我认为您的其余问题已在链接的 pdf 或 AN2582 中得到解答。AN2910中还有另一个清单。
我使用 FPGA + DDR 的 DDR 设计失败了，但仍然不知道哪个部分失败了。如果所有其他引脚都有电阻，你为什么要留下没有电阻的地址线？cpu和ram之间的线长是多少？如果长度超过 2 英寸（5 厘米），则需要并行端接。在所有情况下，时钟差分对都需要 100ohm 端接。还是低功耗DDR？因为普通 DDR 芯片的供电电压为 2.5V，而且它们必须有 VRef 引脚，它必须是电源电压的一半（1.25V）。我建议您访问 www.micron.com，选择任何 DDR 内存芯片并转到文档选项卡，会有很多关于内存布局和其他问题的文档。
AN2826的清单似乎很容易理解：