简短的回答：

颠倒你的逻辑。使用开漏（或集电极开路）逻辑驱动列选择线，其中选定列被拉低而未选定列处于浮动状态。当您查看一行时，将通过“0”检测到按键。未按下的键将被“1”检测到。

现在细节：

正如 EEIgenuity 指出的那样，当您按下同一行中的 2 个按钮时，会导致它们对应的列之间发生短路。这个（以及涉及多个按键的其他问题）通常在键盘矩阵中通过添加与每个开关串联的二极管来克服。

由于添加二极管不是您的选择，因此您需要浮动非活动列选择的输出，以避免试图将它们驱动到与活动列选择相反的极性。这是使用开漏逻辑完成的。如果您的列选择直接绑定到 CPLD 或 FPGA，您应该能够在 VHDL 代码中完成此操作。

您问题中的照片显示您在每一列和每一行都有一个上拉电阻。柱子上的引体向上是不必要的，但不会伤害任何东西。每行上的上拉电阻将确保处于高电平状态，除非列选择上的开漏驱动器将其拉低（通过闭合开关）。

由于您没有提供完整的原理图或 VHDL 代码，我不得不对您的电路做出一些假设。你说

当没有按键被按下时，这是条件 pin4pin6pin7pin2 = "0000"

但是从您提供的照片中，显示了上拉电阻。这意味着您已经在某处进行了逻辑反转，可能在您的 VHDL 代码中，或者（不太可能）在您的行和逻辑设备（CPLD 或 FPGA）之间的反相器中。

编辑：

根据您的评论，您在描述中使用了负逻辑：“0000”表示所有四个引脚都为高电平，等等。在这种情况下，假设列选择和行信号直接从原理图上的连接器 2 传输到 FPGA，只需按照我上面的指示，对 FPGA 中的列选择输出使用开漏逻辑。

我不是 VHDL 专家，但我从 Xilinx 发现了这个：

使用以下代码推断开漏缓冲器：

高密度脂蛋白：

当 din='1' 时，dout <= 'Z' 否则为 '0'；

另请注意，在您的原理图中，所有 LED 都显示为反向接线。阳极接限流电阻，阴极接信号线。当信号线被拉低时，LED 会亮起。

由于您使用的是 VHDL 并且您有异步输入，因此我正在编写此答案以确保您采取预防措施。我不确定这是否是您的问题，但很可能是。

看我前段时间问的一个问题： VHDL：receive module random failed when counting bits

现在，你说：

因为“0000”被检测为没有按下键，所以状态机从一个状态跳到另一个状态。按住 4 和 6 如果一个人按几次离开 4，就会被检测为 6 按了几次，这是一个很大的错误。

这与我所面临的情况有些相似。我有一个问题，我的状态机会跳过状态，这似乎是不可能的。

如果您阅读了上面链接的问题的答案，您会看到建议在输入线输入状态机之前添加一个同步器。这通常通过两个串联的 D 触发器来完成：

没有使您的按钮输入与您的硬件同步会导致非常奇怪的问题，这是我在 N64 项目中遇到的问题。添加这一点硬件几乎就像魔术一样。

因此，请首先检查您的输入是否正在同步。

这是个有趣的问题！当您按 key4 和 key6 时看到 pin7 低电平的原因是 pin3 和 pin5。

为了进一步解释，pin3 和 pin5 永远不会同时为高 - 其中一个始终是接地路径（根据您的设计）。因此，当您按下键 4 和键 6 时，您正在为 pin7 创建一条接地路径。

见图片：