在 Altium Designer 14.3 中，我试图将两个 16 位总线合并到一个 32 位总线中，其中一个输入总线成为输出总线的低 16 位，另一个成为输出总线的高 16 位。下面是我尝试的方法的图像。

当我尝试编译文档时，我收到以下错误：Duplicate Net Names Bus Slice \Y[31..0]. 我知道 Altium 是如何认为我正在尝试重新定义\Y网络的，但是除了断开两条单独的总线的所有引脚并将它们合并在一起之外，我没有看到将两条总线合并在一起的更好方法。如果它是 FPGA HDL 原理图，这就是我将如何进行设计。

我该怎么做？