为什么有些 PCB 设计人员在已经有内部上拉电阻的引脚上放置上拉电阻?

电器工程 电路板 以太网 拉起
2022-01-04 15:38:01

我将使用 DP83848I 以太网 PHY 芯片,我注意到很多人在这些引脚上放置了上拉电阻:

  • LED_CFG
  • PWR_DOWN
  • 数据中心
  • RESET_N

例子:

带上拉 LED_CFG 的电路图

MDC、RESET_N、PWR_DOWN 上拉电路图

为什么?根据数据表,这些引脚上已经有内部上拉电阻。(除了MDC,数据表不需要该引脚上的任何上拉电阻。I =输入,PU = 上拉电阻。)

从描述 MDC 的数据表中提取 从描述 RESET_N、PWR_DOWN 的数据表中提取 从描述 LED_CFG 的数据表中提取

数据表可在此处找到:https ://www.ti.com/lit/ds/symlink/dp83848i.pdf?ts=1612458047376&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FDP83848I

题:

为什么这么多人在引脚已经内部上拉的引脚上放置上拉电阻?我错过了什么吗?

这是我的示意图:

建议示意图

4个回答

因为在某些操作模式下上拉/下拉可能无效

如果输入为 0V,就其性质而言,上拉会导致持续的电流消耗。这在低功耗关机时是不可取的,因此当设备关机时它们可能会被禁用。其他设备(尤其是微控制器)可以配置输入是上拉还是下拉,并且通常默认情况下会启动高阻抗。在这两种情况下,可能需要一个外部上拉/下拉来确保线路以正确的状态启动。

因为引脚还可以做其他事情

某些设备上的某些引脚可能有多种用途。我目前正在使用微控制器,在启动时会读取一些引脚的状态,以告诉微控制器使用什么内存寻址。然后这些引脚可以用作通用 I/O,其中可能包括上拉/下拉。我们有较弱的外部上拉/下拉来获得我们想要的初始状态,然后正常使用引脚和更强的内部上拉/下拉,从而提供所需的 I/O 行为。

因为内部上拉/下拉可能不是您想要/需要的电阻

检查设备的数据表。如果你对内部上拉/下拉有 10% 的容差,那对内部来说是非常好的。当然,对于普通电阻器来说,这非常糟糕。如果您的设计需要精确的电阻 - 例如,如果它为 ADC 供电 - 那么您需要更好的东西,并且您将需要一个分立电阻。

或者,您的应用程序可能需要比 I/O 引脚提供的更强或更弱的上拉电阻,具体取决于另一端的情况。评论者已经在各种应用中看到了这一点。

我自己也看到过这种情况,上拉电阻与外部电容器一起形成了一个低通滤波器,在不方便的频率处具有截止频率。同样,需要一个外部上拉来设置正确的截止。当然,电容器本来可以改换的,但是小容量电容器有其自身的问题,而且生产方法意味着如果您使用贴片机制造独特组件,您需要限制它们的数量。

(感谢评论者的意见以改进这一点。)

提高抗噪能力。

在大多数设备中,内部上拉(或下拉)往往相当弱,20 Kohms->100 Kohms,并且具有很大的可变性。根据您的环境,这些可能不足以防止耦合噪声被视为有效的逻辑电平。如果该输入脱离板载或开箱即用,则尤其如此。

许多人将电阻留在未使用的引脚上,以防将来需要使用这些引脚;上拉(或下拉)电阻器是焊接电线的半体面的地方,并且电阻器的存在通常不会阻止 IO 线仍然被追溯使用。

您还应该仔细阅读细则:-

在此处输入图像描述

某些应用程序可能需要它!

因为我不想被我的裤子抓住,并且如果事实证明内部上拉不够强,我需要在像上拉电阻这样愚蠢的东西上旋转一块新电路板。也许在我已经验证它有效的后续董事会修订中,但绝对不是第一个。就像去耦帽一样。