底层去耦电容?

电器工程 电路板 地面 去耦电容
2022-01-23 18:59:13

我在我的CPLD的每对 V cc /GND上使用0805 封装中的 0.01 uF 去耦电容器。因此,总共大约有八个电容器)。如果去耦电容器放置在底层并使用vias连接到 CPLD/MCU 的 V cc和 GND 引脚,我发现电路板的布线会更容易一些

这是一个好习惯吗?我知道这样做的目的是尽量减少芯片和电容器之间的电流回路。

我的底层也用作接地层。(它是两层板,所以我没有V cc平面),所以我不需要使用过孔连接电容器的接地引脚。显然,芯片的 GND 脚是通过过孔连接的。这是一张更好地说明这一点的图片:

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朝向电容器的粗迹线是 V cc (3.3 V),它连接到另一条直接来自电源的粗迹线。以这种方式为所有电容器提供Vcc 。以这种方式连接所有去耦电容器是否是一种好习惯,或者我会遇到问题吗?

我看到使用的另一种方法是,有一条用于 V cc的迹线和一条用于 GND 的迹线,从电源运行。然后去耦电容器“接入”这些走线。我注意到在这种方法中没有接地层——只有厚的 V cc和从一个点运行的 GND 走线。有点像我在上一段中描述的V cc方法,但也采用了 GND。

哪种方法会更好?


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图 2

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图 3

这是去耦电容器的更多图片。我认为其中最好的是电容器位于顶层的那个——你们同意吗?

如果我想让它连接到接地层,我显然需要一个用于 GND 引脚的通孔。关于该值, Altera 的文档中指定了 0.001 uF 到 0.1 uF ,因此我确定为 0.01 uF。不幸的是,尽管我在心里注意到我需要另一个小于 3 cm 的电容器,但我不记得在原理图上实现它。根据此处的建议,我还将在每个 Vdd/GND 对上并联 1 个 uF 电容器。

关于电源 - 我将使用 100 个逻辑元件作为 100 位移位寄存器。操作频率很大程度上取决于我将用来读取移位寄存器的 MCU 的 SPI 接口。我将使用 AVR Mega 128L 允许 SPI 的最慢频率(即 62.5 kHz)。使用其内部振荡器的微控制器将处于 8 MHz。

阅读下面的答案,我现在非常担心我的地平面。如果我理解 Olin 的回答,我不应该将每个电容器的 GND 引脚连接到接地层。相反,我应该将 GND 引脚连接到顶层的主 GND 网络,然后将该 GND 网络连接到主回路。我在这里正确吗?

如果是这种情况,我应该有一个地平面吗?板上唯一的其他芯片是一个 MCU 和另一个 CLPD(虽然是相同的设备)。除此之外,它只是一堆接头、连接器和无源元件。


这是具有 1 uF 电容器和用于 V cc的星形网络的 CPLD 这看起来像一个更好的设计吗?

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我现在担心的是星点(或区域)会干扰地平面,因为它们在同一层上。另请注意,我将 V cc连接到较大电容器的 V cc引脚。这是好还是我应该将 V cc单独连接到每个电容器?

哦,请不要介意不合逻辑的电容器标签。我现在要修复它。

4个回答

至少对于这个电容器,您似乎可以将其放置在顶层。如果您将其放置在相同的坐标处,您将缩短帽和 IC 引脚之间的距离至少 80%(您还必须计算 PCB 的厚度)。我肯定会尝试这样做。你甚至可以把它移近一点。不要听Russell :-) 当他说无论如何都需要通孔并没有什么区别时;重要的是帽和 \$V_{DD}/V_{SS}\$ 引脚之间的距离。
此外,根据 CPLD 的功率需求,10nF 可能会有点小,尽管这对于 FPGA 来说可能比 CPLD 更成问题。取决于门的数量和时钟频率。不过,当我使用 10nF 电容时,我会并联一个 1\$\mu\$F 电容,其中 10nF 最靠近引脚。
将负载菊花链式连接在单个电源线上并不是一个好主意。取而代之的是使电源的输出成为星形点,并将不同的设备连接到不同的迹线上,每个设备都有自己的去耦。

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您的第三个屏幕截图绝对是最好的,解耦明智的。(我什至会让走线直接向下。)我认为地平面没有问题,也没有连接到它的通孔。只是不要在帽和 CPLD 引脚之间放置过孔。距离 caps-CPLD 应该很短,如果可能的话甚至更短!:-)

编辑 2
我没有先关注包裹,但你的第四张截图很明显:你的帽子包裹很大我看到马克也做了一个注释,我同意他的观点:换小号。0402 现在很标准,您的 PCB 组装车间也可能使用 0201。AVX在 0201 封装中具有 10nF X7R。)较小的封装允许您将电容器放置在更靠近 IC 的位置,但仍为相邻的走线留出空间。


进一步阅读
为旁路/去耦应用选择 MLC 电容器AVX 文档
使用去耦电容器赛普拉斯文件

我同意,一般来说,如果将旁路帽从它们绕过的芯片放在电路板的另一侧,这没什么大不了的。对于 BGA 封装,这是绕过某些电源/接地对的唯一方法。关键是要最小化旁路电容回路。如果实现这一点的最佳方法是将旁路盖放在芯片下方,那就没问题了。

但是,在您的情况下,这没有任何意义。顶层没有盖子所在的位置,因此将其直接连接到引脚并在接地层添加一个过孔。

还有另一个原因我不喜欢你的布局独立于绕过。您正在跨主接地平面运行芯片接地引脚和旁路帽接地侧之间的连接。现在你有一个中心馈电贴片天线而不是接地平面。尽量使高频回路电流远离接地层。确保芯片和旁路帽之间的回路尽可能短,然后将该回路的接地部分连接到一个位置的主接地网络。回路的功率部分也是如此。这样可以保持包含高频电流,同时仍提供良好的接地和电源连接。这对旁路无关紧要,但对于射频发射却很重要。

目标(如您所知)是在电源和接地之间提供尽可能低的阻抗,因此保持走线(从引脚到电容器)尽可能短很重要。使用 4 层或更多层板更容易获得良好的高频性能,但要小心,它可以在 2 层板上完成。

我已经制作了很多 2 层 FPGA 测试板,并使用 Steven 提到的方法,在同一层上使用电容和走线 - 通常我会在每组电源引脚上使用 100nF 和 10nF(最接近的 10nF到引脚),还有几个 1uF 和 10uF。

如果您在上述设计中使用过孔,那么理想情况下,走线首先遇到的是电容器,而不是过孔(即如上所述,但有过孔)所以在您的上述设计中,如果您在引脚之间有电容器焊盘和过孔,然后在过孔旁边(即没有走线,就像过孔是焊盘的延伸),然后您创建一个尽可能小的环路。如果你在下面有盖子(很常见的是让它们在带有通孔到接地/电源平面的 IC 下方),那么只需保持从引脚到通孔的非常短的路径,然后在另一个通孔旁边的盖子边。

在很宽的带宽内保持较低的阻抗很重要。不同值的电容器具有不同的 SRF(自谐振频率),通常电容器越大,SRF 越低。因此,在您的 CPLD/FPGA 导轨上放置例如 2 x 1uF、4 x 100nF、8 x 10nF 将有助于提供这一点。如果您查看供应商应用说明或开发板原理图,您应该会看到与上述非常相似的解耦系统。

以下是电容器阻抗随频率变化的示例(来自TI 文档):

电容阻抗

如果您必须通过两种方式使用,则顶部或底部的盖子没有真正的区别。

在这种情况下,底部的盖子很好,因为您可以直接接地,并且不可避免地使用过孔或等效物。

但是你说你明白目标是最小化芯片和电容之间的循环 - 然后你做了一个不必要的循环。它不是很大,但比它需要的要大得多。你从盖子跑到 IC 焊盘下面,然后再回到 IC 焊盘。您可以将过孔放在 IC 外侧靠近盖子的位置,这样盖子和 IC 之间的回路就会为零,或者可能更好的是,将盖子放在 IC 下方,如图所示,或者电最重要的是,n=将过孔稍微向下移动,并将盖子放在 IC 的轨道与过孔相接的过孔上,以尽可能减少环路。

有关系吗?- 很可能不是。但是,如果你能以大约零成本将盖子正好靠在 IC 引脚上,那么这样做是件好事。

还有一个可能更严重的问题:

您使用轨道/轨道或轨道地平面询问 VCC/Gnd 分布。
这些轨道/地平面可能更好,因为它可以帮助最小化接地阻抗,但是底部的轨道穿过地平面“景观”的“槽”可能会造成很多麻烦。如图所示,您在底层的插槽中有一个漂亮的小辐射天线。它从 IC+ 通过左手通过然后在插槽中运行到 cap +ve。这可能是几百兆赫兹的有用耦合环路。

在其他地方,您可以将 +ve 置于接地平面插槽的顶部轨道中,然后连接到远程点(例如 IC +ve),并将 IC 接地引脚连接到 IC 的接地平面。然后,电流将通过顶部轨道,通过插槽,流入 IC,如果 IC 接地引脚流出,流入地平面,通过 gp 流向电源,但在途中遇到插槽。为了绕过插槽,它将侧向移动到插槽周围的适当低阻抗路径,然后返回顶部轨道下方并继续前进。沿插槽侧面和周围流动的接地电流构成了一个非常好的 UHF 发射器。并且还可以充当接收者。

有些人必须设计这些 - 你可以免费获得它们:-(。

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飞思卡尔应用笔记 -紧凑型集成天线 说:

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在最坏的情况下,如果您可以平衡到每个轨道的路径并最小化所有点的轨道间分离,那么您最好使用两条顶部轨道作为地面和 V+。如果可行,星分布是最好的。如果您无法避免在一个电源轨道上有多个馈电,请确保由一个位置的组件放置在轨道对上的信号不会对同一轨道对上的其他信号产生不利影响。不惜一切代价将多个基于轨道的电源路径连接到单个供电位置。在经典的理想且很少完全可实现的系统中,所有电源都以星形排列仅在电源处连接。