我有一个来自异步比较器的 5 ns 脉冲宽度高电平。我正在尝试计算这个脉搏。我目前的微控制器 (dsPIC33FJ) 有一个板载异步计数器，最小规格至少为 10 ns 脉冲宽度高。
我有什么选择可以延长/延长这个 5 ns 脉冲，以便计数器读取它？我愿意切换到不同的微控制器或使用更合格的前端计数器，但我更喜欢使用无源/简单电路。这可能吗？
到目前为止我研究过的内容：
我尝试在输出信号和地之间连接一个 0.1uF 电容器，希望放电会减慢它的速度，但所做的只是严重扭曲了信号。我可以使用更低价值的方式吗？
我研究了采样和保持 IC，但我能找到的最短采集时间约为 200 ns，这不适合我的应用。
一个可重新触发的单稳态多谐振荡器，如74LV123将很好地满足您的要求：
它是一个标准逻辑 IC，非常简单，封装中有两个单稳态，以防您需要拉伸另一个脉冲源。
该部件可用于 DIP 和 TSSOP，因此有面包板和生产选项。
希望这有帮助。
这是一个简单的正脉冲展宽器，有一些条件：
晶体管的增益会使输出快速上升，但随后会根据 RC 时间常数（在本例中为 47 ns）衰减回地。
问题之一是您可能无法忍受 BE 电压降。如果 PIC 输入需要 80% 的 Vdd 来保证高电平并且处理器从 3.3 V 运行，那么 OUT 必须高于 2.6 V 才能被解释为高电平。但是，如果 IN 也是 3.3 V 逻辑信号并假设 700 mV BE 压降，那么 OUT 一开始只能达到 2.6 V。
如果 PIC 最小逻辑高阈值较低或 IN 为较高电压，则该电路可能仍然可用。某些 33F 部件上的某些输入可承受 5 V 电压。如果您可以将 IN 设置为 5 V 逻辑信号并使用 5 V 容限输入，则您将有足够的时间常数余量，以使线路保持高电平的时间比脉冲长。
如果可以以某种方式保证 OUT 在脉冲峰值处达到 3.3 V，并且 PIC 的保证逻辑高输入为 2.6 V，则该电路将脉冲拉伸大约 1/2 时间常数，或大约 24 ns这个例子。
你多久脉搏一次？您的计数器可以同时计算上升沿和下降沿而不是脉冲吗？
如果脉冲不是很频繁，则将脉冲输入 T 触发器的时钟输入。每次收到脉冲时，TFF 输出都会切换，产生一个边沿。脉冲必须相距足够远，以便 MCU 有时间在下一个脉冲进入之前记录边沿。
如果您的 MCU 不能同时使用上升沿和下降沿，那么您可以使用两个计数器（一个上升沿，一个下降沿），或者甚至只是接受只能每两个脉冲计数一次。