1. NAND 提供更少的延迟。

正如您所说，延迟等式是 $$Delay = t(gh+p)$$ 但是 NAND 的逻辑努力 \$g\$ 小于 NOR。考虑显示 2 输入 CMOS NAND 和 NOR 门的图。每个晶体管的数字是尺寸的量度，因此是电容的量度。

逻辑努力可以计算为 \$g = C_{in}/3\$。这使

• \$g = 4/3\$ 用于 2 输入 NAND 和 \$g = \frac{n+2}{3}\$ 用于 n 输入 NAND 门
• \$g = 5/3\$ 用于 2 输入 NOR 和 \$g = \frac{2n+1}{3}\$ 用于 n 输入 NOR 门
• 参考维基表。

\$h=1\$ 用于驱动相同门的门（NAND 或 NOR），\$p=2\$ 用于 NAND 和 NOR。因此，与 NOR 相比，NAND 具有较小的延迟。

编辑：我还有两点，但我不是 100% 确定最后一点。

2. NOR占用面积更大。

加上图中晶体管的尺寸，很明显NOR的尺寸大于NAND的尺寸。而且这种大小差异会随着输入数量的增加而增加。

NOR门将比NAND门占用更多的硅面积。

3. NAND 使用类似尺寸的晶体管。

再次考虑该图，与非门中的所有晶体管具有相同的大小，而或非门则没有。这降低了与非门的制造成本。当考虑具有更多输入的门时，或非门需要两种不同尺寸的晶体管，与与非门相比，它们的尺寸差异更大。

粗略地说，与 Pmos 晶体管相比，Nmos 晶体管允许每通道面积的电流增加一倍。您可以将其视为 Nmos 的电阻是同等大小 Pmos 的一半。Cmos Nand 拓扑的方式是，它有助于拥有更多相同尺寸的晶体管，正如您从这里看到的那样：

如果任一输入为低电平，则单个 Pmos 电阻会将输出驱动为高电平。如果两个输入都高，则有 2 Nmos 电阻（~=1 Pmos 电阻）。如果所有晶体管的最小尺寸都与技术节点相同，那么这种拓扑结构是理想的，因为无论您将输出驱动为高电平还是低电平，对地电阻或 Vdd 的电阻都是相同的。

最后，Pmos 晶体管不如 Nmos 的原因是由于空穴的载流子迁移率较低，而空穴是 PMOS 的主要载流子。Nmos 的多数载流子是具有明显更好迁移率的电子。

另外，不要将 Nand Flash 与 Nand Cmos 混淆。Nand Flash 也更受欢迎，但原因不同。