对于高精度电路，需要考虑此类已知影响。热梯度也可能产生不利影响，组件在应力方向或沿应力方向的方向和热梯度等。

当然，我们必须做一些猜测，因为我们不能神奇地知道包里有什么。但有根据的猜测是，芯片要么是共晶键合，要么是非常牢固地粘在封装腔的底部。小型 SOIC 封装非常不符合要求（即刚性），因此应力直接传递到封装管芯腔底，然后通过管芯连接到硅衬底。应力可以通过影响电子/空穴迁移率对硅性能产生不利影响，并且硅具有已知的压电电阻（通过类似的晶格变化效应）。

事实上，英特尔在某些工艺节点使用局部应力来提高 PMOS 晶体管的性能。在硅片中布局精密电路时，建议在硅片中的敏感放大器上不要有金属层，以免晶体管受到不利影响。（但这是一个匹配的问题）。

测试假设：我建议拆焊放大器，然后连接 PTH 的短截线（电阻会起作用）导致将封装从 PCB 上提起，这样压力就不会转化为封装。一旦你摆弄了这个并重新启动它。您应该会看到更改并因此进行验证。使用新的“腿”作为合规成员。或者，如果您想真正忘我，请使用焊锡编织物。

解决方案？由于引线合规，同一部件的 DIP 版本问题较少。在这种情况下，可以使用封装下方的合规导热化合物来散热。

您还应该将您的电路板设计视为一个促成因素。也许运行加强筋（在现有设计中）作为测试将有助于消除/研究问题。我会用环氧树脂更硬的 FR4（在边缘）来看看。

你在运算放大器上有相当大的增益。您看到的 80mV 对应于输入上的大约 100uV！您所做的任何在输入上增加 0.1mV 的操作都会解释您的观察结果。即使只是在错误的地方触摸电路板也可能会这样做。

简单的答案是“不要扭曲板子”。以一种不是问题的方式安装它，也许是一个角落。

我很好奇。您看到的是静态问题还是动态问题？安装板是静态的，不应该随着时间而改变。您在扭转电路板时看到的输入偏移（如果是这样的话）在此增益下完全符合 AD623 的规格。如果输出上的 STATIC 80mV 在这里出现问题，则说明您指定了错误的芯片。当然，这并不是说您期望通过机械干预来改变输入偏移，而只是期望该 IC 会出现这种大小的静态偏移。

其他一些答案有一些很好的建议，但这里还有一个。当我听说物理压力正在改变电路的性能时，我立即怀疑电路板上的电容器。众所周知，电容器对压力很敏感，并且由于压力或振动，很容易将信号感应到这样的精密电路中。

但是，您绘制的电路在它们应该能够执行此操作的位置不包含任何电容器。

这让我觉得你的电路中有一些你没有画的电容器。

想到的是放大器输入（引脚 2 和 3）与任何附近的电源或接地层之间的寄生。通常的做法是在此类精密电路中的任何高阻抗节点下方的电源和接地层中放置开口。在 AD623 的情况下，输入具有大约 2 吉欧的等效输入电阻，并且您还对这些引脚上感应（差分）的任何信号应用高增益。

如果您没有切断 AD623 输入引脚下方的电源/接地（以及连接到它们的任何铜线），那么电路板应力会改变寄生电容的值，导致电荷四处移动，我可以想象这会产生你看到的那种偏移信号。

鉴于您正在测试输入引脚短接在一起，这个假设不太可能是正确的，但如果其他问题没有得到证明，我会检查它。

好的，让我总结一下。关于“应变仪效应”或硅应力对迁移率的影响的答案似乎是正确的。压力对输入的影响乘以放大器的增益。

我已经从电路板上完全移除了封装，并通过将引线从电路板连接到面包板来测试它而没有电路板。仅对芯片施加压力仍然具有相同的效果。

我进一步的测试表明，我使用的 uSOIC 封装比 DIP 封装差 10 倍（对压力更敏感）。这与数据表中为 uSOIC 部分指定的差异一致。我想我可以使用标准 SOIC 下一个电路板旋转。