你能解释一下为什么我应该在高速 (1...5 GHz) 差分串行接口（如用于千兆以太网 SFP 模块的 SerDes）上放置交流耦合电容器（通常约为 0.1uF）以及在何处放置？
根据我所读到的，盖子应尽可能靠近接收器引脚放置。欢迎任何合法的参考。
[CHIP1 RX+]--||-------------[CHIP2 TX+]
[CHIP1 RX-]--||-------------[CHIP2 TX-]
0.1uF
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[CHIP1 TX-]-------------||--[CHIP2 RX-]
0.1uF
先感谢您
更新：
得到了 IC 制造商的回复，它建议我将盖子放在更靠近发射器的地方。因此，实际位置似乎取决于特定 IC 的工作方式。不久前，另一家制造商提出了完全相反的建议。
耦合电容通常放置在靠近发射源的位置。
与约翰逊博士一起，我们需要弄清楚距离。大多数 FR4 类型板上的信号传播速度约为 c/2。这相当于内部层每英寸大约 170 ps，外层更接近每英寸 160 ps。
使用以 2.5Gb/sec 运行的标准接口，单位间隔为 400ps，因此，我们距离发射机的距离应该远小于 200ps。如果此接口已在 IC 中实现，则您需要记住键合线是此距离的一部分。下面是对该问题的更深入的了解。
实际上，耦合设备放置在尽可能靠近发射器设备的位置。这个位置自然会因设备而异。
现在是电容器。这是具有这些速度的 RLC 设备，并且大多数设备在数千兆位应用中远高于自谐振。这意味着您很可能具有高于传输线的显着阻抗。
作为参考，一些器件尺寸的自感：0402 ~ 0.7nH 0603 ~ 0.9nH 0805 ~ 1.2nH
为了解决高阻抗设备问题（由于链路训练的性质，这是 PCI Express 中的一个主要问题），我们有时会使用所谓的反向几何设备，因为部件的自感明显较低。反向几何正是它所说的：0402 设备的触点 04 分开，而 0204 设备使用 02 作为触点之间的距离。0204 器件的典型自感值为 0.3nH，显着降低了器件的有效阻抗。
现在到那个不连续性：它会产生反射。反射越远，在信号跃迁时间的 1/2 距离范围内对源的影响（以及能量损失，见下文）就越大；除此之外几乎没有什么区别。
在距源 1/2 过渡时间或更远的距离处，可以使用反射系数方程 ([Zl - Zs]/[Zl + Zs]) 计算反射。如果反射产生得更近，使得有效反射低于此值，我们就有效地降低了反射系数并减少了能量损失。任何已知反射距离发射器的位置越近，它对系统的影响就越小。这就是高速接口的 BGA 器件下的分线孔尽可能靠近焊球的原因。这一切都是为了减少反射的影响。
例如，如果我将耦合电容器（用于 2.5Gb/sec 链路）放置在距离源 0.1 英寸处，则该距离等于 17ps 的时间。由于这些信号的转换时间通常限制在不超过 100 皮秒，因此反射系数为 17%。请注意，此转换时间相当于 5GHz 信号伪影。如果我们将设备放置得更远（超过转换时间 / 2 限制），并使用 0402 100nH 的典型值，我们有 Z(cap) = 22 ohms，Z(track) 大约 50 ohms，因此我们有反射系数约为 40%。由于设备焊盘，实际反射会更糟。
为什么要在高速信号中添加交流耦合电容器？它们增加了阻抗不连续性，只会损害信号完整性（？）。
在高速信号（USB3/PCIe/DisplayPort/...）中使用交流耦合的原因是，IC 制造商可以拥有更适合其架构的不同电源。
例如，HDMI 有 4 个差分对。每个信号以 50 欧姆至 5V 端接。如果您设计带有 HDMI 的 IC，那么您还必须有 5V 电源。这是一个严重的问题，增加了额外的成本和复杂性。
DisplayPort 在高速信号上使用交流耦合，因此每个 IC 制造商都可以使用最适合其需求的电源。
交流耦合有其自身的一系列挑战。除了交流耦合电容器增加的不连续性之外，通常还需要某种初始化/平衡（通常是一串 0 和 1），以确保在通信开始之前从线路中消除直流偏移。一旦通信开始，必须注意通过发送相同数量的 0 和 1 来保持线路平衡。（见 8b/10b 编码）
首先，为什么要使用交流耦合？约翰逊博士在这里是您可能想要使用它们的三个常见原因：
例如，中间选项是我们使用可移动 pcie 卡执行此操作的主要原因之一。
现在放在哪里。您放置在信号线上的任何交流耦合电容器都将是一个较低的阻抗点，因此会导致负反射回源。这种反射是否会回来并干扰其他比特，取决于您的信号速度以及该反射点与发射器的距离。
再次从另一个Johnson 示例中，他建议为避免这种 ISI，您应该将上限放置在“远小于 1/2 波特间隔”内。以比特时间为 100 ps 的 10Gbps serdes 链接为例，他建议这将提供小于 100 密耳的距离。然后他进一步解释了如何降低电容的寄生电容及其低阻抗反射点。
将这一思路扩展到 1.5Gbps，667ps 的位时间大约是 4 或 5 英寸，而其中的十分之一可以得到大约半英寸。这对我来说似乎相当保守，但这可能就是重点。在实践中，我已经在连接器上放置了用于 pcie 的阻塞帽，但我再次将帽的反射点与连接器混为一谈。
您的问题确实与传输线理论以及反射如何工作有关。阅读此内容，如果您可以使用工具进行一些模拟，或者在不同位置使用电容进行简单的电路板实验，应该可以帮助您确定最适合您的应用程序的方法。
1）您应该首先使用公式计算电容器的总阻抗：
ESR 和 ESL 值由制造商提供（或仅使用数据表中的阻抗曲线来查找感兴趣频率处的阻抗）。一个好的低 ESL 陶瓷电容在 1 GHz 时可能有大约 0.5 欧姆。
2）如果该值远小于线路的特性阻抗，则将其放在线路上的位置无关紧要：发送器或接收器。
当在 RX 附近添加电容时，如果阻抗很小，它会与终端电阻串联（或在 RX 上的任何电阻），并且不会对信号完整性产生重大影响（50 Ohm + 0 Ohm = 50 Ohm）。
3) 电容的理想位置是在 TX，因为反射信号将“叠加”到传输信号中。而在 RX 定位的情况下，反射信号可能会叠加到下一个符号（取决于线路的时间延迟），从而创建 ISI。
因此，一般来说，位置要求（在 TX 或 RX）取决于感兴趣的频率和该频率下的总电容器阻抗。
在您的情况下，Z 不能比Z0 小很多。对于 1 GHz，感抗可能仅为 6 Ohm 左右（假设 1 nH ESL，L*2*pi*f）。因此，对于如此高的频率（1 GHz 及以上），上限应理想地位于 TX 附近，而不是 RX 附近。
但是对于较低频率，当电容阻抗可以忽略时（相对于 Z0），电容可以放在 RX 侧（有时在实践中这样做），不会对信号完整性造成实质性损害。
更新
对于“小”Z的情况，从上面很清楚。
对于“大”Z 的情况，增强规则将是：
- 对于源端接，在接收器处放置一个耦合电容器。
- 对于负载终端，在发射器处放置一个耦合电容器。
- 对于负载源（双）终止，这无关紧要。
特别是对于源端接的情况，建议在发射器上放置一个去耦电容是错误的。Z 与 Z0 串联（添加到其中）。对反思有直接的负面影响。而如果 Z 在接收器处（假设靠近它），则没有负面影响（Z 被添加到一些大负载电阻，Z + 无穷大 = 无穷大）。