这是一篇讨论差异的（略微过时的）论文：http: //www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf

基本上，它归结为一些重要的区别。

1. 漏电流。DRAM 单元的传输晶体管必须具有极低的泄漏，否则泄漏电流会很快影响存储在单元中的位，以致数据将在刷新周期之间丢失。使用的一种技术是衬底偏置——晶圆的“体积”保持在非零电压以改变晶体管性能。对于逻辑，您希望基板处于 0V 以获得最佳性能（最高速度）。该论文指出，在 0.5 微米逻辑工艺上构建 DRAM 将导致刷新周期比 DRAM 工艺所需的频率高 20 倍。较高的刷新率会导致功耗增加，并可能导致内存访问延迟。

2. 阈值电压。需要高阈值电压来降低泄漏电流。然而，高阈值电压晶体管的开关速度较慢，因为输入电压必须在晶体管开关之前上升得更高，需要更多时间。可以通过施加衬底偏压或通过增加掺杂剂浓度来调整阈值电压。该论文指出，DRAM 工艺阈值电压比逻辑工艺阈值电压高约 40%。可以以不同的量掺杂不同的晶体管，但这增加了工艺复杂性。

3. 片上互连。DRAM 设计非常规则，涉及大量平行线，交叉相对较少。逻辑设计需要更多的复杂性。因此，DRAM 工艺不支持与逻辑工艺一样多的金属层。由于 DRAM 单元的结构，DRAM 的表面也非常凹凸不平，限制了可以使用的金属层的数量。逻辑设计更加平坦，并且在构建下一层之前使用平面化技术（非常精细的抛光）来平整（平面化）每一层。DRAM 工艺通常支持大约 4 个金属层，而逻辑工艺支持 7 或 8 个以上的金属层。当前的逻辑技术状态是 13 - 14 个金属层。

4. 其他问题。DRAM 单元泄漏必须保持非常低，以保持单元电容器中的电荷。电容器还必须非常节省面积，这对于硅上的电容器来说并不容易。DRAM 工艺使用一种相当专业的工艺来构建常规逻辑工艺所不具备的电容器。

TL;DR：DRAM 过程产生缓慢的逻辑，逻辑过程产生泄漏的 DRAM。主要的工艺差异是金属层数、晶体管掺杂、电容器结构和衬底偏置。