这可能是关于解耦的“又一个”问题，但问题非常精确，我找不到答案。
我有一个 40 针 QFN，我需要在其中扇出信号，然后放置数十个去耦电容。更糟糕的是，IC 位于一个占用 QFN 面积 (5mmx5mm) 8 倍的插座上。（插座占用的面积很大，但不会增加显着的寄生效应；它的额定频率高达 75 GHz）。在同一层上，我不能将组件放置在约 7 毫米的半径内。由于插座的安装孔，背面也受到限制，但至少我可以在背面使用部分空间。但我需要通过下来。但是，我可以将 50% 的电容器放置在我也在背面芯片下方创建的热接地焊盘上。
现在我已经多次阅读，耦合帽和引脚之间不应该有过孔。但更糟糕的是什么？通过或更长的电线？
就电感而言，7mm 走线约为 5-7nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm )。22mil 直径/10mil 的孔远低于 1nH ( http://referencedesigner.com/rfcal/cal_13.php )。
不要过分强调最小化电感。这并不总是转化为距离。如果我是你，我会采取措施尽量减少对引脚和电容之间的总路径电感的所有贡献。你没有提到你的芯片运行速度是多少，但你确实说它在 QFN 中。我之所以这么说，是因为有时当包本身是一个限制时，我们会沉迷于添加解耦。
那么你想疯到什么程度呢？让我们最小化每个部分。从电容开始，您可以选择较低电感的封装，例如 306（603 转向侧面）、201s（如果您能获得您的值）、MLCC 电容，或者有用于去耦和 RF-land 的 X2Y 变体。
接下来是安装策略，如果一个过孔好为什么不是两个。更多的平行过孔应该是更低的阻抗。如果使用 0306 或 201 样式的电容，请确保将通孔设置为侧边技巧，再次尝试最小化环路面积。
好的，所以现在我说把它们放在上面。使您的顶层的一部分成为电源侧的泛铜。然后在顶部以下 5 mil 或更少的下一层上制作 GND。在插座引脚处使用多个接地过孔。这将为您提供从上述电容到这些引脚的良好低阻抗路径。我曾经对 FPGA 的 HS 部分进行过分析。一个很好的紧密平面结构和电容，就像我描述的那样，使用多个通孔直接在零件下方优于电容器。
最后，如果您想对此感觉更好，可以进行一些模拟或分析。那里有很多关于 PDN 设计的主题。如果您没有模拟器，请查看 Altera 的免费PDN excel 工具。设计指南中有一些非常好的信息。
我在它们还不错之前就使用过这些插座，并且还强调了将盖子放在哪里。
我会说通过解决方案是更好的解决方案。但是，由于您使用的是插座，我希望插座会决定（恶化）整体性能（去耦电容器的电感），最终您做什么可能并不重要。过孔或长走线。
但是，如果通孔解决方案是可以接受的（也关于热问题），那么我会选择它。
如果空间可用，您也可以将垫子放在两个位置，然后再决定或测量哪种解决方案更好。