我正在使用PT7C4511 PLL Clock Multiplier构建一个简单的电路。该芯片有一个 OE 引脚，在低电平时停止输出。默认情况下（没有外部信号驱动），由于内置上拉电阻（270K），它保持高电平。
我想要做的是使用 2 针头打开和关闭芯片的输出。但是，我希望它在标头短路时工作，否则停止输出。为此，我将 40K 下拉电阻连接到 OE 引脚，足以克服内部上拉，但不要太强，这样当 OE 短接至 VCC 时，引脚很容易再次变为高电平。
我把这个展示给了一个在 EE 方面有更多经验的朋友，虽然他同意它应该可以工作，但他对这个设计并不太兴奋。他无法指出具体的问题，但整件事对他来说“闻起来”。
他是对的吗？为什么？
是的，它闻起来。使用晶体管。这是反转信号的正常方法。OE 输入是源输入。这些设计用于与打开或切换到公共的开关一起使用。这并不意味着将 Vcc 直接连接到输入！你有一个开关（你的头），这将是完美的，但你希望行为反转 - 所以用晶体管反转它。这就是为什么它被称为TTL。接地电阻也不必要地增加了电路的噪声灵敏度。
此处，当接头打开时，晶体管的基极为高电平，而 OE 被拉低。当接头短路时，晶体管关闭，OE 通过内部上拉变为高电平。我在这里向晶体管基极展示了 10k，这对功率有点贪婪——不过，很多值都可以在这里工作。你走得越高，它消耗的能量就越少，但你对噪音就越敏感。
如果您可以节省电流并想要一个更抗噪的电路，您还可以将 OE 连接到 Vcc，并通过并联上拉 (Rp) 到内部 270k。如果没有令人信服的理由不这样做，在这里给输入一个较低的上拉电阻可能是一个好主意。
好吧，你不能真正移除那个 270K 的上拉，所以这只是意味着你必须使用一个明显更小（更强）的下拉。此外，作为片上电阻器，该上拉电阻的精确值不会得到很好的控制，并且可能会有很大的变化。我会建议在下拉时做得更小，可能是 10k 甚至 4.7k 或 1k。
你的 40.2k 下拉可能没问题。
数据表第 2 页上的“直流电气特性”表为您提供了所需的所有信息。
V IL线告诉您 0.8V 是 OE 引脚将识别为“低”的最大值。
R 线告诉您 OE 引脚有 270k 上拉电阻。
你知道你有一个 3.3V 的电源，所以有了这个信息，就可以计算出你可以使用的最大值下拉电阻，并且仍然将输入识别为拉低 - 该值为 86.4k。
因此，由于您的 40.2k 不到您处于“安全”范围的一半（您应该期望大约 0.43V）。
您可能要考虑的唯一另一件事是在该引脚上放一个盖子（因为您将它连接到一个接头上，这可能会产生一些噪音）。我可能会在那里放一个100n。
我同意这不是最好的设计。但是我不认为它闻起来像腐烂的奶酪。
更好的方法是降低周围的阻抗，只需在引脚上使用 10K 或 12K 欧姆上拉电阻，然后使用两个引脚跳线到 GND 来禁用输出。