串扰的主要来源可能是迹线之间的电容耦合（尽管请参阅analogsystemrf对电感耦合分析的答案）。假设我们有一对走线，相距 0.1 毫米（这大约是您在标准 PCB 上找到的最接近的）和 35 微米厚（即 1 盎司铜）。该计算器声称，对于 10 cm 走线，所得电容约为 1.2 pF。

假设您以 24 MHz 运行 SPI 总线。在这个频率下，电容器的阻抗为 \$\frac{1}{2\pi\cdot f\cdot C} \约 5.5~\text{k}\Omega\$。但是，方波具有谐波，是基频的倍数。理想方波只有奇次谐波，可以表示为 $$\sum_{k=1}^\infty \frac{1}{2k-1}\sin\big((2k-1)\cdot\omega t\big)$$ 在实践中，你可以通过五次谐波得到一个不错的方波，$$\sin(\omega t) + \frac{1}{3}\sin(3\omega t) + \frac{1}{5}\sin(5\omega t)$$ 在较高频率下，电容器的阻抗将成比例地降低，但这些谐波的电压也成比例地降低，因此每个正弦波的贡献大约相等到串扰。

将基频下的电容器阻抗与微控制器 GPIO 引脚的大约 50 Ω 输出阻抗进行比较，我们可以看到衰减大约为 110 倍。在基波、三次和五次谐波的影响下，串扰比信号低大约 36 倍。

为了能够做出我们只关心五次及以下谐波的近似值，我们需要确保信号是带宽受限的，这需要低通滤波。走线和输入引脚的固有电容可能为 12 pF，它与 50 Ω 驱动器阻抗形成一个低通滤波器，其 -3db 频率为 \$\frac{1}{2\pi\cdot R\cdot C} \大约 265~\text{MHz}\$。这对于切断 168 MHz 的七次谐波有点高，因此如果串扰成为问题，您可以在迹线上增加一点电阻或电容，但如果它在这些频率和距离下这样做，我会感到惊讶。

[编辑：将间距从 0.1 米减小到 0.0015m（1/16" 英寸）；串扰从 0.06 伏上升到 4 伏] 让我们检查一下最坏情况下的磁耦合。使用直线发射器，耦合到相邻的线 -平面上的接收器，其中长度 \$\cdot\$ 高度定义了循环区域。

$$V_{induce} = L \cdot \frac{di}{dt} \\ L = \mu N^2 \cdot \frac{A}{l} = \mu_0 \mu_r \frac{面积}{2\ pi \cdot 距离} \\ \Rightarrow V_{induce} = \mu_0 \mu_r \cdot \frac{面积}{2\pi\cdot 距离} \cdot \frac{di}{dt}$$

假设跑了 0.1 米，高度为 1.5 毫米（1/16 英寸）。[编辑：假设攻击者-受害者间距为 1.5 毫米。]

\$di/dt\$ 是什么？

让我们假设一个 100pF 负载（一条 SPI 时钟或数据线上的多个 IC）。进一步假设斜率为 1 ns，其中 \$i = C \cdot dV_C/dt \$，峰值 \$i\$ 为 100mA=0.1A，在边沿时间的一半即 0.5 ns 内上升。因此\$di/dt=0.2 A/ns\$。

什么是感应电压？

当 \$\mu_0=4\pi 10^{-7}\$ 时，\$\pi\$ 将取消，离开

$$ \begin{align} V_{induce} &= \mu_0 \mu_r \cdot \frac{面积}{2\pi\cdot 距离} \cdot \frac{di}{dt} \\ &= 2\cdot 10 ^{-7} \cdot \frac{面积}{距离} \cdot \frac{0.2A}{ns} \\ &= 2\cdot 10^{-7} \cdot \frac{0.1 \cdot 0.0015}{ 0.0015} \cdot 0.2 \cdot 10^9 \\ &= 2\cdot 10^{-7} \cdot 0.1 \cdot 0.2 \cdot 10^9 \\ &= 10 \cdot 0.4 \\ &= 4 伏 \end {对齐} $$

总结：大容性负载会导致大瞬态电流，造成大串扰

如果你谷歌“pcb design crosstalk”你可以得到很多结果。

无论如何，您应该遵循一些规则：

• 使走线尽可能短且长度相同
• 尽可能避免转弯（90°、45° 斜接或圆角）和过孔
• 在串扰电位走线之间至少保持所需走线宽度的 2 倍。
• 在迹线之间放置接地层（出于屏蔽目的）也可以提高性能（使接地层尽可能靠近迹线）