通过 PCB 通孔路由高速信号（如时钟频率为 4MHz 的 SPI 总线）是不好的做法吗？
我注意到我的 3.3V 电平的 SPI 总线信号上有很多噪声（+-300mV）。信号走线只有大约 5 厘米长，但它们在到达目的地的途中每个都要经过大约 5 个过孔。电路板只有 2 层，这就是为什么这些线上有这么多通孔。
我可以预期 PCB 层更改通孔会引入什么样的噪声（如果有）？
答案中有很多很好的信息。很难只选择一个。鉴于 PCB 通孔引入了大约 1.2nH 的电感和 0.4pF 的电容，共识似乎是 5 通孔不会以任何显着方式影响 4MHz 信号。
当谈到更高速度的信号时，我是一个新手，但是当你问这个问题时，我正在研究信号完整性。我引用的一个来源是Lee Ritchey 的 Right The First Time。您将需要查看第 25 章，直角弯曲和通孔：反射和其他问题的潜在来源。
我不相信通孔会在您的设计中造成任何问题。以下是源代码的摘录：
过孔在用于走线时是电容性的，而不是电感性的。与走线的电容相比，过孔的电容值很小（50Ω 时为 3.5pF/英寸）。通常，边沿速率低于 0.3 ns 的信号看不到过孔。
本章继续讨论由于 PCB 层阻抗不匹配引起的反射，但这似乎是在制造公差不满足时出现的情况。
对于 3.3V 总线来说，300mV 已经很多了。过孔不会造成问题，因为过孔只会增加几 nH 的电感，并且如果任一端的电容低于 100pF 并且短路的迹线将低于 0.1Ω，这将使 RLC 谐振器在 1GHz 左右，你赢了没看到。
传输线效应在 50MHz 之前不会变得明显，因此 4Mhz 应该没问题。
两层板上最常见的问题是不正确接地（菊花链接地）和共模噪声引起的共模噪声。所以我会先看看设计中的接地系统，确保电流不会通过菊花链的小走线产生共模噪声。
另一个问题可能是接地和示波器接地的位置。
问题不在于 SPI 时钟频率太高（4 MHz）。它可能是 0.1 Hz，并且信号边缘仍然会响起，因为它是定义带宽的边缘速率。通常，微控制器 IO 引脚强度适中，例如可以驱动具有 4ns 上升时间的 30pF 容性负载或具有 2.5nS 上升时间的 10pF 容性负载。根据 STM32F207 数据表，这足以驱动 MCU 输出 100-120MHz 的信号。
您可能缺少的是，如果您的 MCU 没有可设置的引脚驱动强度，您可以通过在驱动引脚的设备上放置例如 33 欧姆串联终端电阻器来将上升/下降时间减慢到正常水平。这样边缘需要更少的带宽并且有更少的振铃。运行 5cm 长度的 4MHz SPI 应该不是问题，但请检查您的芯片需要工作的上升/下降时间。
另一个问题是，您的示波器可能会显示信号振铃，因为示波器或探头具有 100MHz 带宽限制，并且信号边缘足够快以超过 100MHz 带宽限制。
5MHz 很慢。但是信号的带宽取决于上升时间。
BW=0.35/Tr 所以它是 10ns=0.01us BW= 0.35/0.01us = 35MHz
但如果信号是 HDMI 或 CML 逻辑，甚至只有 1ns 的上升时间，那么；
BW= 350MHz 然后我们有两个经验法则，最大路径长度可以忽略通孔或长走线的反射；
1: 1/10 Lambda 1ns 上升时间使用 v=c/sqrt(Er)
- 最大路径长度为 8.5 cm
为了进行更好的分析，请使用一些计算工具（例如 Saturn PCB.exe）或使用过孔电感和电容的 ESL、ESR、C(pf) 到模型中的分析工具，以使用 VOl/Iol=Ron 驱动器阻抗查看结果。
然后建模成你最喜欢的模拟器。 我的是弗斯塔德的
您的结果仅与您的模型值一样好，因为 FALSTAD 使用理想的电压源并且电线是理想的。因此，您可以添加 R、L、C 值以适合您的模型。