我正在开发具有一些 LVDS 2.5 信号的电路板。我读过的所有关于电路板布局的指南都说不要在差分走线之间放置过孔，例如本指南
在某些情况下，像这样路由差分对会容易得多：
看看 B5 和 B6，他们绕过一个电源垫（旁边有一个过孔），然后一起继续。我也想用几个接地垫来做到这一点。
如果我不这样做，我将需要 3 mil 的走线和空间而不是 5 mil，或者需要 6 层板而不是 4 层。哎哟。
所以问题是，这到底有多糟糕？我应该期望 10 mV 耦合到 LVDS 线路还是 100 mV？
BGA 间距为 1.0mm，走线间距为 7.7 mil，间距为 5 mil，用于 100 ohm 差分（但在脱离 BGA 时可能为 5/5）。顶层是信号，然后在其下方 0.23 毫米处接地，然后是电源。BGA 是 Artix-7 XC7A15T。
更新LVDS 信号的时钟频率为 600MHz DDR。
更新我更担心电源/接地耦合到每条线上不同方向的 LVDS 线的电流尖峰，即驱动一条线更高，另一条线更低，足以导致接收器读取错误（或不确定）值. 与阻抗不连续或反射无关。但我真的不知道……这只是直觉。
简短的回答是，我认为差分信号起点或终点附近的间距变化并没有那么糟糕。我还认为 6 层并没有那么多。但在高速运行时，绝对要让所有噪声源远离时钟。
对于更长的答案，让我们看看给出的原因。您引用的 Toradex 消息来源提到了阻抗不连续性和 EMC 合规性。
阻抗不连续的原因是，如果走线之间有过孔，则走线之间首先存在电容耦合，然后将耦合去除并用过孔代替，然后它们再次耦合在一起。任何阻抗变化都会引起反射（参见阻抗失配）。反射比为：
在这种最坏的情况下需要发生什么？我相信经验法则是，如果反射距离超过基波波长的 1/6，你就会遇到麻烦。因此，如果您的边沿速率（不是开关频率，而是边沿的上升时间）为 1 ns，我们知道电流在铜中每 ns 传播约 6 英寸，因此如果反射距离超过 1 英寸，您就如履薄冰，并且应该看看阻抗变化了多少。同样，如果过孔靠近信号的接收端，我认为阻抗失配将在到达接收器固有的阻抗失配中丢失。
Toradex 指出的第二个问题是 EMC 合规性，这是一个有点模糊的术语。他们可能担心耦合或走线长度不匹配。我认为耦合不一定是问题。这些是差分线，所以净耦合应该抵消，除非你真的在推动你的电压裕度。如果走线中有障碍物，走线长度不匹配可能会更常见，但这不是必要的结果。
更深入地了解耦合，在理想情况下，如果您将相同的信号耦合到差分对中，您更愿意同时耦合到两者中。这样做会使它们都增加几 mV，而差分信号 (Vp - Vn) 将不受影响。只要每个信号的绝对电压在规格范围内，就可以了。在非常高的速度下，您可能会遇到信号在耦合到另一条线路之前稍微耦合到另一条线路的问题。这将是一个问题，但我认为即使在这里将噪声耦合到两条线路中也比将其耦合到一条线路中要好，因为要么噪声因差分性质而降低，要么您有两个问题而不是一个问题。
如果您正在处理速度非常快的东西，边缘速率低于 1 ns，那么您应该向我解释答案，并且您可能应该使用超过 4 层的板。如果您只是想驱动一个 80 MSPS ADC，这个建议应该是可靠的。请记住，边缘敏感线，如时钟，是迄今为止正确处理的最重要的信号。
最后一个提示：如果情况变得艰难，请查看可能放置在 BGA 焊盘中的微孔。
如果你真的需要知道，你应该研究模拟。
您还应该编辑您的问题以包括信号的信令速度或边缘速率。
但我认为你很有可能侥幸逃脱。差分对主要耦合到相邻平面。它们之间的边缘耦合并不多。因此，间距偏差对差分阻抗的影响很小。差分对的关键是匹配长度。
有几次我做了电路板，我在一两个地方违反了间距规则，以帮助摆脱 BGA。这并未导致董事会的成本大幅增加。这是大批量生产。
因此，您可以使用 5/5 规则对大部分电路板进行布线，并且仅在您避开 BGA 的区域使用 3 mil 间距。对于电路板供应商来说，这可能不是问题。你可以调查一下。
如果该不连续区域 << 波长，那么您就可以了。
如果您的边缘是 1 纳秒 Trise、Tfall，并且 Z_diff 差的区域是 50 皮秒（< 边缘时间的 5%），那么您会没事的。
即使是边缘变得不安，DATA EYE 才是最重要的。在 5 纳秒长的数据眼中，100pS 的扰动就可以了；在接收器时钟选通接收器 FlipFlop 做出决定之前，反射早已消失。
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如果反射应该以增加数据眼的方式发生，那就更好了。
注意存储在 ESD 结构中的信号能量和封装的引线框电感。它是 ISI（符号间干扰），可能会改善或降低数据眼。