使用 D 锁存器构建的 D 触发器工作的时序约束是：

$t_{ccq(initiator)} >= t_{hold(follower)}$

$t_{ccq(initiator)}$表示启动器锁存器的时钟到 q 污染延迟。

$t_{hold(follower)}$time 是跟随锁存器的保持时间。

可以在启动器的输出端插入虚拟逻辑（如串联2个反相器）以满足时序要求。

• 第一个电路工作的时序约束是： $t_{ccq(initiator)} + t_{cd(inverter)} >= t_{hold(follower)}$

• 第二个电路工作的时序约束是：

  $t_{ccq(initiator)} >= t_{cd(inverter)} + t_{hold(follower)}$

1. D 使用具有正使能的锁存器的 触发器 在 Multisim Live 上模拟此电路： D 使用具有正使能的锁存器的触发器
   

2. D 使用带负使能锁存器的 触发器 在 Multisim Live 上模拟此电路： D 使用带负使能锁存器的触发器
   

进一步阅读

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（编者注：我尽量不再使用“主”或“从”这两个词，而是使用“第一阶段”和“第二阶段”。）

案例 1 的保持时间要求增加，因为阶段 1 和阶段 2 由于反相器延迟而在“打开”时间上有重叠。需要将此重叠添加到保持时间规范中以确保可靠运行。

那是，

• 在时钟低电平时，阶段 1 打开，阶段 2 关闭
• 在时钟上升时，第 2 阶段打开。阶段 1 仍然开放 => D 仍然可以改变 Q 状态（这是重叠时间）
• 逆变器延迟后，阶段 1 关闭。

案例二是比较典型的设计。第 2 阶段要么在同一时间计时，要么在第 1 阶段之后计时。

• 在时钟低时，阶段 1 打开，阶段 2 关闭。
• 在时钟上升时，阶段 1 关闭 => D 无效
• 逆变器延迟后，第 2 阶段打开

由于反相器延迟，两个锁存器的打开时间没有重叠。这意味着建立/保持仅由阶段 1 确定。阶段 2 的保持时间不仅由于反相器延迟，而且还由于阶段 1 的传播延迟（下面将详细介绍）。然而，这种配置确实有由于反相器延迟，时钟到输出延迟比情况 1 更长。

有一种不同的方式来考虑锁存器：作为多路复用器的一种特殊情况。锁存器处于以下两种状态之一：

• 跟随输入（透明）
• 抓住

这可以通过使用 2 对 1 多路复用器来构建，其中一个输入连接到数据输入，另一个连接到数据输出。下面是一个 D 时钟触发器设计，使用连接为保持/跟随锁存器的多路复用器：

在这里模拟它： 使用多路复用器的 D 触发器

这个怎么运作：

• 阶段 1 在时钟低电平期间跟随，并在时钟高电平期间保持。
• 阶段 2 在时钟高电平期间跟随，并在时钟低电平期间保持

请注意，没有逆变器（稍后会详细介绍）。第 2 阶段和第 1 阶段从保持切换到跟随，反之亦然。从阶段 1 选择到 Q 的传播延迟确保了阶段 2 的保持时间，因此没有重叠。同样，设置时间只需要考虑第 1 阶段。

这种多路复用器逻辑风格在 CMOS 设计中更为典型，因为制作称为传输门的结构既简单又高效。

以下是使用传输门的基于 CMOS 多路复用器的 D-flop 的更详细介绍。请注意，电平灵敏度仅取决于开关的接线方式：这可以通过交换时钟相位或交换多路复用器输入来实现下降沿。

并保持时间？仍然只依赖于阶段 1。请注意，从阶段 1 Q 到阶段 2 D 有两个反相器延迟，而时钟只有 1 个反相器延迟。所以闩锁不可能重叠。

在这里进行模拟：基于离散 CMOS 多路复用器的 D-flop

此处有关 CMOS 触发器结构的更多信息：http: //ece-research.unm.edu/jimp/vlsi/slides/chap5_2.html

如果时钟网络上的反相器是用一个实际的反相器实现的，即引入了可测量的延迟，那么您的分析是正确的：design1 是稳定的，因为在 slave1 有时间改变之前，slave2 有时间锁存，而 design2 是边缘的，因为它有时钟下降的竞争条件，因为 master2 的变化与 slave2 解锁的时间大致相同。

如果时钟和反相时钟是同时生成的，比如来自触发器的 Q 和 Q_NOT 输出，那么时钟之间就不会有延迟，并且两种设计都应该工作得一样好（尽管您现在依赖于锁存器和锁存器-关闭时间要紧密匹配）。

从闩锁创建人字拖似乎是一个可疑的练习，我希望这只是出于学术兴趣而被问到。在现实生活中，最好用人字拖来实现人字拖。