大约五十年前，占主导地位的半导体技术是（通常是 NPN）双极晶体管，采用 74 系列 TTL 逻辑的形式。

这导致输入级需要一些电流将其拉低，而将其拉高则更少 - 并且方便地，输出级在拉低信号方面要好得多，但不能非常有效地将信号拉高。（研究德州仪器的“TTL 数据手册”以获得更多详细信息）

因此，诸如 RD_n、EN_n、WR_n 和 RESET_n 等时序真正重要的重要信号，如果将它们设为低电平有效，则效果会更好。

从那时起，每一个新设计都与这个约定保持兼容，因此它们可以与现有设备互连，尽管随着高速 CMOS 逻辑的出现，实际上已经没有技术需求了。

所以原因是兼容性（许多 CPU 的指令集仍然与 1978 年的 8086 模糊兼容）和工程师，更糟糕的是，老师，主要熟悉旧的约定。

有点像罗马时代航天飞机助推器的大小与马屁股的宽度有关。

布赖恩的“传统”答案很好。在现代 CMOS 设计中，低电平有效比高电平有效
更可靠 还有另一个原因，为什么它不应该很快消失。 这个原因涉及种类繁多的 CMOS 电源电压。我们经常遇到一些模块有 3.3V 电源，而另一些有 +5V 电源的系统。这些模块可能不同意高压开始的位置。但最大低电压可能更合适。与高压逻辑电平相比，这两个系统之间的通信对于低压逻辑电平具有更好的抗噪能力。 今天的 CMOS 逻辑电平阈值通常定义为直流电源电压的一部分：

• 逻辑高：0.7*Vdd
• 逻辑低：0.3*Vdd

许多通过总线通信的模块对于关键信号应该更喜欢低电压而不是高电压。
例如，I2C 串行协议在高电压电平（由电阻器被动上拉）空闲。所有关键信号都主动接地。有人可能会争辩说，这种设计是经典的老式传统风格，于 1982 年推出，当时老式 TTL 技术仍在广泛使用。
但是......
这种使用开漏总线驱动器的“拉到地”设计允许总线由许多设备以有线或方式驱动。并且它可以允许总线接收器容忍高于微控制器自己的 Vdd 的总线上拉电压......寻找5V 容限 I/O。每个总线连接的设备都同意接地为零伏. 并非每个总线连接的设备都同意 Vdd。
拉到地在现代逻辑设计中仍然具有优势。