我的问题是，由于时钟由所有 DFF 共享，所以当上升沿到来时，所有 4 个 DFF 必须处于触发/透明状态。那么是什么确保数据仅通过 DFF 的 1 个阶段而不是 2 个或更多阶段传播呢？

考虑典型D 触发器的时序要求。

如您所见，有许多参数；这里最重要的是建立时间、保持时间和传播延迟。

输入（在 D 处）必须在所示期间保持稳定（从$t_{su}$到$t_h$）。

对于这个特定部分，所需的最短保持时间为 3nsec。这是输入必须在时钟之后保持稳定以保证性能的最短时间（即 D 转移到 Q）

在此之后输入的任何转换都会被设备有效地忽略。如果时钟周期大于$t_{su}$+$t_h$它将正常运行。

现在让我们看看传播延迟（$t_{plh}$和$t_{phl}$)

根据数据表，这些通常为 14 纳秒：

由于此事件将在超过保持时间要求后发生，因此下一个 D 输入处的此转换将不起作用，因为该输入现在已被内部反馈机制有效锁定。

请注意，移位寄存器可以达到的最大速率是$\frac {1} {t_{su(min)} \ + t_{prop(max)}}$因为在前一个 Q 输出稳定后，D 输入必须至少在建立时间内保持稳定。

如果传播延迟大于保持时间，则可以忽略最大时钟速率。

所以底线是，如果从 D 到 Q 的传播延迟大于所需的保持时间，则单个时钟事件不能传播超过一个触发器。

使用您的图表，时钟发生在某个时间$t_0$. 输出$Q_1$将在第一个触发器的传播延迟之后发生变化，但是这将在第二个触发器的输入建立时间之后发生，前提是第一个触发器的传播延迟大于第二个触发器的输入保持时间（根据我的经验，它总是如此），那么 Q1 的转换（第二个触发器的 D）对此时钟事件没有影响。

该维基百科链接的描述不正确，它用于级联除以 2 计数器。我现在已经修复了 Wikipedia 条目，因此它描述了一个移位寄存器。它可能不是最好的描述（在一分钟内完成），但至少它不是完全错误的！

为了使时序正常工作，D 输入上的保持时间必须小于触发器的传播延迟减去时钟不确定性。只要这个条件为真，前一个触发器的新数据在下一级锁存数据之前不会改变。

对于 NXP 74HC74，我们从数据表中看到，最坏情况下保持时间为 3ns，传播延迟通常为 14ns，因此高达 11ns 的时钟偏差不会出现这些时序的问题（在 5V 时）。但是请注意，传播延迟通常不是最小的，因此特定部分的余量可能要小得多，但是由于相当明显的原因，大多数 D 触发器的设计是为了使这种事情在时序上起作用，因为获得特别快的触发器也可能有更短的保持时间要求。

DFF 不是透明的，它们在时钟信号的边缘运行。时钟边沿必须足够快，电路才能正常工作。

一个例子如下所示：

第一阶段在时钟的低相位期间有效。当时钟上升时，第一个背靠背连接的反相器（锁存器）存储当前状态，输入通过左到节点 X 的传输门断开。同时，第二个 TG 变得透明并驱动第二个锁存器。一旦时钟再次变低，第二个锁存器就会保留该值。

在取自维基百科的电路中，触发器构成一个移位寄存器，它们都以相同的频率工作。它们可以用作计数器或时钟分频器，但是为此将使用不同的配置。