我正在设计一个非易失性存储单元，而代工厂没有浮栅模型。所以我使用压控电流源来模拟浮栅。对于输出特性，我已经测量了以前制造的定制浮栅，并插入了 CSV 文件链接以在 vccs 中进行测量。现在为了模拟，我必须测试浮栅（在我的例子中是 vccs）的工艺变化（PVT）。对于电压，它只是电压的增量，对于温度，我以某种方式根据温度值缩放输出。但是对于工艺变化，不可能使用这个 vccs 。那么任何人都可以指导我是否有任何方法可以使用我正在使用的技术的简单 P-MOS 晶体管来模拟浮栅？
我在网上找到了一些关于浮栅仿真模型的论文：
使用 EKV 模型对浮栅电路进行基于 Cadence 的仿真
亚100nm工艺中浮栅MOS晶体管的实用仿真模型
浮栅 MOS 突触晶体管的仿真模型
浮栅晶体管综合仿真模型
我是在正确的轨道上还是我错过了什么？任何人都有使用简单 p-mos 对浮栅进行建模的经验吗？还是有人有更好的解决方案？
谢谢
浮动栅极晶体管的一大优点是，如果您在模拟意义上使用它们，PVT 并不重要，因为您可以通过在浮动节点上添加或移除电荷来实际调整阈值，. “模拟”浮动栅极的最简单方法是在栅极上放置一个电压源以产生有效偏移。
我猜这些论文是由 Duffy、Hasler、Basu、Tor 和 Krumenacher 写的。但是，我不相信碰撞电离导致的热电子注入模型（这就是我假设您使用 pFET 的原因）已经进入公众视野，但我不再跟上这些圈子了。哈斯勒博士第 2 章 加州理工学院Carver Mead的论文将为您提供 nFET 的完整建模。Duffy 的草稿四处流传，他做了 pFET，但据我所知，他没有完成他的工作。nFET 和 pFET 的隧穿量子效应是相同的；但是，注入的 pFET 物理特性是不同的。
这是我工作过程中的视觉描述。您可以通过计算碰撞电离的概率以及将电子吸引到门所需的门条件来修改 Hasler 的工作。您可以使用带有理想 BJT 的压控电流源，以便在栅极和漏极之间实现良好的对数控制，因为势垒将控制您要建模的内容。
我为此使用了EKV模型，但由于我的实现，它有点草率。实际上，我从 EKV 2.6 提取中计算出 FET 数据所需的内容，然后得到掺杂，然后你就可以从那里开始了。
编辑：
根据评论，通过 EKV 中 pFET 的电流不依赖于漏极
这给了你一个方程，其中表面电势是因为是通道分频器。这就是控制表面的东西。当您使设备“浮动”时，最终会出现这种电容耦合混乱：
相对于新“门”终端的表面电势为
因此，随着浮动节点变得更加“负”，阈值将从栅极输入的角度发生偏移。当我使用这些设备时，我总是从表面参考一切，因为这样您就不必担心不同的电容器尺寸和行为。