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关键点：

• 电路的主要决定因素是逻辑的上升时间。即使您以较慢的时钟速率运行，快速边沿也会产生问题。
• 然后，系统的最大上升时间为您提供电路的临界长度。本质上，如果您的信号在电路长度上的传播延迟比信号的上升时间长，您需要担心设计的高频方面。
• 如果事实证明临界长度比电路布局短，那么您需要使用受控阻抗布局。这包括：
  • 轨道几何形状（轨道宽度和高于接地平面的高度）为电路提供定义的特性阻抗。
  • 用线路的特性阻抗端接驱动器和/或接收器。

使用完整的接地和电源平面。旁路电容受到电感的限制，电感主要由封装尺寸、走线和过孔决定。因此，选择您可以使用的最小封装尺寸，然后选择不超出预算的最大电容。如果您需要更多旁路，请增加一两个封装尺寸并获得该封装中最大的电容。将帽连接到接地/电源层时，在每个焊盘的两侧使用两个过孔；vias + cap 看起来有点像 H.

拆分平面有助于隔离模拟和数字部分。 切勿穿过带有信号迹线的分割平面！！！ 使信号远离电路板边缘。将信号保持至少 2 倍的走线宽度以防止串扰（此处的模拟很有帮助）。使信号 5 倍走线宽度远离高噪声信号（即时钟）或极其敏感的信号（即模拟输入）。如有必要，在嘈杂/敏感信号周围使用接地保护走线。避免带有噪声/敏感信号的过孔和短截线。

理想情况下，为连接器中的每个信号提供一根接地线。终止连接器信号，因为它们喜欢喷出 EMI。电线周围的铁氧体磁珠也有助于降低连接器噪声。防止信号进入连接器下方。

接地层允许您创建具有明确阻抗的微带走线。如果您的走线很长，您也可以使用终端电阻。我认为一般的经验法则是对于每 nS 的上升时间，您可以在没有终端电阻的情况下达到 2.5"。

使用 IBIS 仿真来确定您是否需要终端电阻。现代 FPGA 对这类事情有很好的技巧。他们可以控制其输出驱动器的强度，有时甚至可以使用“数字控制阻抗”（Xilinx 对该技术的术语）。在确定适当的驱动强度时，IBIS 模拟在这里也有帮助。

查看 Howard Johnson 博士的高速数字设计通讯列表。真是太棒了。 http://www.sigcon.com/pubsAlpha.htm

我对高速布局知之甚少。但是我听到的三个常见的事情是：避免信号走线的直角（它们会导致反射），尽可能多地在电路上使用接地层，并将电路板划分为具有相似的信号类型（低-高速数字、高速数字、模拟）到不同的区域，在你的地平面上有“阻塞点”，以最大限度地减少干扰。

至于好的在线资源，我想您正在考虑的 DSP 或 FPGA 的数据表和应用说明会有一些很好的提示。我记得赛灵思有好东​​西。

为了解决您的应用程序而不是您直接提出的问题（其他答案已经谈到了这一点）：

用于环路控制器的 10 kHz DSP 并不太快。（我们对电机控制器使用 5 或 10kHz 控制回路）如果有一个不错的设备，我猜你应该能够在 40-80MHz 的时钟频率下处理它，如果你有必要的话，以及新系列 DSP 的巧妙之处和微控制器的区别在于它们使用锁相环 (PLL) 时钟倍频器来提高内部时钟频率，因此外部实际上不需要任何真正快速的信号。TI 的 TMS320F28xx 系列 DSP（参见 28044 和 28235）具有 5x PLL（半步从 0.5x 到 5x），因此您可以获得 100MHz 时钟和 20MHz 晶振。

对于数字方面，您最需要注意的是确保为处理器提供一对良好的可靠电源和接地层，并确保在处理器的电源引脚附近添加旁路电容器。另外，不要只是洒一堆 0.1uF 的电容器，而是使用各种 0.1uF、0.01uF 和 0.001uF 的电容器。0.1uF 电容器提供更多电荷，但它们的寄生电感在低于 0.01uF 或 0.001uF 电容器的频率下发挥作用。后两者不会提供那么多电荷，但会在旁路上限达到更高频率时正常工作。我们的电路板设计工作正常，但在 DSP 的模数转换器上有适量的噪音。

模数转换将成为您系统中最薄弱的环节。您可能不必太努力地使数字系统正常工作。但除非你小心，否则你的 ADC 的噪声性能会很一般。（我个人恐怕没有太多经验；我们公司的其他工程师处理布局，所以我告诉你的是二手的。）如何处理地平面是由两种不同的方法：是否为整个系统使用一个巨大的接地平面，与两个单独的接地平面，一个模拟 + 一个数字，在 ADC 处连接在一起——前者适用于 8-10 位系统，我听说当您获得更高的位数（16位或更高）时，分离电路的数字/模拟区域更为重要。

不要吝啬 # 板层数。接地层和电源层是您的朋友。