P 沟道 MOSFET 浪涌电流限制

电器工程 限流 pmos 浪涌电流
2022-01-16 07:39:30

几周以来,我一直在 EESE 和 Google 上搜索这个问题的解决方案,虽然我发现了一些看起来很有希望的建议,但实际的实现却没有达到预期。

我有一个带有 10uF 输入电容的电路板上的稳压器,以帮助防止掉电情况。由于各种原因,我有一个与 125mA 电源串联的保险丝,为了清楚起见,我还没有找到任何符合我要求的慢熔版本。电源可以是 5 伏到 15 伏直流电,很可能是铅酸电池。首次连接电池时,我看到一个浪涌电流,其峰值约为 8 安培超过 8us,它很快就会熔断 125mA 保险丝。好的,所以我需要限制浪涌电流。没什么大不了的,对吧?

我尝试了许多不同的选项,但这是最有希望的一个:

在此处输入图像描述

R1 和 R2 形成一个分压器,限制 Vgs 以防止损坏 MOSFET,并与电容器一起形成一个 RC 延迟,使 FET Vgs 增加得更慢,使 FET 在其欧姆区域内保持更长的时间. 完全有道理。更高的电容 = 更慢的开启 = 更少的浪涌电流。

好吧,这一切都很好,花花公子,除了在将电容器从 1uF 增加到 4.7uF 再到 10uF 之后,我意识到我在 2us 内以大约 1.5Apk 的浪涌电流触底。达到该点后,无论我为 C1 添加什么电容(我尝试了高达 47uF),浪涌电流都不会低于 1.5Apk。显然,这个电流仍然太高了,会在瞬间烧断我的保险丝。我无法提高保险丝的额定电流,所以我需要找到一种方法来完成这项工作。

我目前的假设是这样的:

在此处输入图像描述

Cgs 和 Cgd 是 MOSFET 的本征栅极-源极和栅极-漏极电容,虽然它们相对非常小(50pF-700pF),但我的理论是它们在第一次应用 Vin 时充当通路。由于这些电容无法减小,它们(尤其是 Cgd)是阻止我将浪涌电流降低到 1.5Apk 以下的限制因素。

还有哪些其他选项可以限制浪涌电流?我已经为热插拔应用找到了各种单芯片解决方案,但它们的拓扑结构与上述电路相似,我想它们也会有类似的缺点。

Vin 可以低至 5 伏,因此如果考虑到肖特基二极管提供的反极性保护、保险丝两端的电压降、MOSFET 导通电阻两端的电压降以及电缆引起的电压降(可以相当长)将此板连接到电源,我的电压降变得相当大(输入的电压调节器需要大约 4.1V 才能正确调节)。不幸的是,串联限流电阻器不是一种选择。

我的另一个限制是空间。我有大约 4.5 x 4.5 平方毫米可以使用。上述电路几乎无法安装,因此添加更多组件并不是一个真正的选择。否则,这将是一个更容易解决的问题。

4个回答

你有一个正确的想法:

但是电容放错地方了。对于压摆率控制,它应该在漏极和栅极之间,而不是你展示的源极和栅极之间。将它放在漏极和栅极之间会产生反馈,因此当漏极快速上升时,它会更多地关闭 FET。

只需在漏极和源极之间设置一个上限就足够了。时序依赖于一些通常鲜为人知的参数,并且在栅极接近其阈值电压之前,斜率限制不会生效。

这是我使用过几次的更复杂的斜率限制电源输入电路。

该设备通过两条 CAN 总线、地线和 24 V 电源连接到系统的其余部分。它可以随时热插拔。不能让插上电源突然拉出大电流脉冲。

CANPWR 直接连接到 24 V 电源总线,24V 是该设备的内部 24 V 电源。该电路的目的是使 24V 缓慢上升,以将浪涌电流限制在可接受的水平。在那之后,它应该尽可能地避开。

24V 上的上升电压斜率导致电流通过 C2,C2 开启 Q3,Q1 开启 Q1,Q1 试图关闭功率传递元件 Q2 的栅极驱动。请注意,这会在 24V 电压低于 1V 时启动。

当 R4 上有足够的电压开启 Q3 时,就会出现斜率限制反馈。考虑到开启 Q1 所需的 R5 压降,该图约为 1.5 V。因此,斜率限制是通过 (1.5 V)/(10 kΩ) = 150 µA 通过 C2 所需的。(150 µA)/(1 µF) = 150 V/s。因此,上升 24 V 大约需要 150 ms。我记得用示波器测量了几个 100 毫秒的上升时间,以便所有检查。

一旦 24V 网络上升,R3 保持 Q2 导通,D2 将其栅源电压保持在允许范围内。

低技术解决方案:

  • 在输入盖之后安装保险丝。在稳压器输入端添加一个 100nF 电容以确保其稳定性。
  • 用 Polyswitch 更换保险丝(反应时间会更慢)。
  • 将电容器与保险丝并联

我首选的解决方案是第一个或第二个。

中等技术解决方案:

添加一个与输入电容串联的电阻,并与一个肖特基二极管并联。电阻器将减缓电容器充电,如果 LDO 需要电流,二极管将允许快速放电。有点不稳定的解决方案...

高科技解决方案:限流器使用...

  • 一个耗尽型 MOSFET,如 DN2540。
  • 限流高边负载开关

任何基于实用逻辑的“监督”电路都不适合您可用的空间。一个简单的 NTC 电阻器最终也可能会太大。当然看看那些,也许有一个适合你的目的的小东西。

如果你有更多的空间,我会使用一个恒流限制器来切断输出,有点像电流 PWM,直到电容充电。在电容之前使用一个检测电阻器、比较器和另一个 PFET。但这绝对不适合您的电路。您可以将我描述的模块设计为串联设备,然后再从电池到达电路的 VIN。NTC 电阻器也是如此,可能是在显示电路的 PCB 之前。

更好的分立解决方案可能是这样的:在电容器/FET 之前串联一个 2 欧姆的功率电阻器绝对仍然是一种选择。如果你有一个额定电流为 125mA 的保险丝,那么在正常情况下你显然有一个非常低的功率负载。为了留出电压裕量,您应该使用反向 PFET(漏源与高端开关的正常配置相反),而不是使用肖特基二极管,基极接地。这是一种用于反极性保护的极低 V 正向解决方案。在您的 125mA 额定熔断器电流下 2 欧姆(顺便说一句,在接近保持电流的情况下运行是个坏主意)只会损失 250mV,比您的肖特基损失要少,并且仍然有足够的空间用于电缆和 PFET 下降。PFET 的导通电阻将在 30-90 毫欧的数量级,如果你得到好的的话。您能做的最好的事情就是制作电路原型并进行测试。电阻器和反向 PFET 根本不应该占用太多空间!我认为在 4.5mm x 4.5mm 中可以安装一个 SOT23(或 SC-70)封装 PFET 和一个 0.25W 0805 封装电阻器。

MTM231232LBF这样的 FET 可以很好地工作,但它需要一个齐纳二极管钳位在器件之后的栅极接地。参见下图示例电路,但齐纳电压显然需要 <10V 以保护栅极。5-7V 之间的齐纳电压将起作用。

PFET 反极性保护和齐纳保护

齐纳二极管和电阻器组合可以是您能找到的最小的封装。除了确保您的 FET 不会弹出之外,他们几乎没有做任何事情。

因此,串联电阻器和基于 PFET 的极性保护的组合可为您提供所需的电压余量,这将有助于避免负载处下游电容器出现短路。MOSFET 本身也不会立即开启,因此它只是在其非线性开启行为中充当一个限流器。

我正在尝试做类似的事情,本应用笔记对如何布置电路以及计算适当的值有非常精确的指导: http ://www.onsemi.com/pub/Collat​​eral/AND9093-D.PDF

示意图

模拟此电路- 使用CircuitLab创建的原理图