我将尝试简短地回答这个问题，但这类问题的一个很好的资源是 Eric Bogatin 的Signal and Power Integrity - Simpified。

您已经列出并描述了几种具有数百皮秒范围内信号边缘速率的超高速协议。这意味着即使只有几英寸的走线也可以被认为是电气长度，并且这些传输通道必须作为传输线布线。

简而言之，将具有已知阻抗的传输线提供给高速驱动器（SerDes 输入/输出上的串行收发器）允许数据通过该线传输，而不会干扰成功通信的有害信号反射。这可能表现为符号间干扰 (ISI)、串扰、导致 UI（单位间隔）不可用的额外抖动以及许多其他影响。回想一下，其中一些协议（如 PCIe）在低成本 FR-4 上的传统铜线速度超过了 8GT/s；为了做到这一点，设计人员必须尽其所能为数据传输提供高质量的通道。

给定的协议（或规范）通常列出所需的特性阻抗。例如，英特尔可能会要求将其 Xeon 平台的 PCI Express 迹线路由为“100 ohm 差分对”。这意味着他们已经认证并设计了他们的 PCI Express 收发器，以期望使用 100 欧姆特性阻抗传输线进行数据传输。USB 通常需要 90 欧姆，RS-422 可以是 120 欧姆，以太网是 100 欧姆。我不打算在这篇文章中讨论单端传输线结构，但正如评论中提到的，对于近似的一阶，您可以将下面结构的每个“一半”视为线对阻抗的一半。

现在，要在传统的 FR-4 PCB 上创建传输线结构（以使这些东西价格实惠！），我们有多种选择。对于差分走线，我们有多种选择。假设您的走线位于顶层或底层——选项一是边缘耦合微带（我的图片是“涂层”，阻焊层在其上方。从技术上讲，有边缘耦合涂层和边缘耦合用于顶层/底层选项的表面——对于真正的高频射频工作，即使存在阻焊层也可能是一个问题）。

根据到下方返回平面的距离、两条线之间的间距以及每条线的宽度，您的 PCB 工厂可以为您提供呈现目标阻抗的结构。

现在，假设您位于内层。这里使用的结构一般是边缘耦合嵌入式微带：

与第一个类似，这个也考虑到最近参考平面的距离。许多设计人员倾向于将他们的高速线对埋在内部层上，以受益于铜平面的“免费”屏蔽，以减少辐射发射。当信号层夹在两个平面层之间时，使用边缘耦合偏移带状线：

要获得这些差分结构，请联系您的 PCB 制造商并告诉他们您正在寻找的差分阻抗——这是PCB 叠层设计过程的一部分。制造厂运行他们使用的实际材料（具有不同的 Er 值）用于核心和预浸材料，并在您的设计工具中返回一组几何形状，例如（非实数）“0.2mm第 1 层和第 8 层上间距为 0.15mm 的粗迹线，阻抗为 100 欧姆 +/- 10%”。然后，您将这些值输入到 Altium，它会智能地确保当您路由对时，您已经调用了差分对，它们遵循这些几何形状。

根据设计，当您在车间制造 PCB 并将设计好的叠层发送给他们时，这些走线将产生所需的特性阻抗。您应该索取阻抗试片，它通常是来自阵列外部的一块 PCB，其中创建了传输线的重复结构，并使用 TDR（时域反射计）为您提供实际的阻抗构造。典型公差约为10%。

长度匹配不影响差分阻抗，并且因协议而异。存在对内偏移（P 到 N）和对间/通道间偏移（即从 PCIe Tx 通道 0 到 1）偏移，其中后者通常比前者更能容忍失配。这是您通常在接近尾声时分析的内容，以添加曲折或蛇形布线，以使该对的成员满足制造商规范。我使用一个脚本将原始净长度转储到 Excel，然后使用条件格式让我知道我在满足规范方面的表现（有所删减——这是一个带有一些不匹配的模块的板，以及不匹配的载板 PCB）：

下面是根据我的供应商建议为 100 ohm 差分对设置 Altium 的示例：

以下是我在此过程中收集到的一些其他提示，它们可能会以特定的顺序帮助您：

• 鉴于制造商对不匹配的容忍度，如果可能，首先将其减半​​。在 PCI Express 之类的情况下，您有一个主机 PCB 和一个载体 PCB，这（在某种程度上）将两者之间的容差分开。
• 制作具有差分阻抗的电路板时，请使用“D-Codes”。使用走线宽度的百分之一或千分之一来区分不同的阻抗。例如，如果 0.20mm 被称为 90 ohm 和 100 ohm 的宽度，我将制作 90 ohm 0.201mm 和 100 ohm 0.202mm，并添加制造说明来解释我做了什么。然后，CAM 工程师可以使用他的软件轻松挑选出配对并做他需要的事情。

因此，在您开始下一个 PCB 项目之前，使用暗示差分走线路由的协议/要求：

1. 确定要控制的所有不同阻抗，以及它们将位于哪些层（即，您的信号层是什么）。
2. 请联系您的制造厂并提供上述信息，并与他们一起为您的项目定义堆叠并获得所需的几何形状。或者，如以下评论中所述，使用适当的材料和其他信息，您的 EDA 工具可能能够为您提供所需的几何形状。
3. 根据步骤 2 中的数字，使用适当的规则设置您的 CAD 工具。
4. 为对定义网络类并路由！
5. 利用脚本或类似工具生成报告，显示对内/对内不匹配以及它们是否在规范范围内。

差分阻抗受线对两侧之间的耦合影响。通常，PCB 差分对在特定 PCB 层配置中的特定间隙处并排并行布线。如果两侧之间没有耦合（它们相距足够远），则差分阻抗恰好是两侧单端特性阻抗的两倍。随着两侧耦合更紧密，差分阻抗与这种情况的差异更大。也许在我的这个博客中有一些基本的见解： https ://blog.zuken.com/routing-pcb-differential-pairs/