想到的事情：

• 通常，您会将 PCB 走线建模为传输线，其顶部与底层具有完全相同的特性。因此，放置通孔的走线长度并没有太大区别。因此，与其让这些“看起来像鲣鸟”的过孔彼此相邻，我只需将它们偏移到足以让它们保持在你的走线中间
• R51、C5 也可以在顶层
• 我不知道您的 xtal 或 CPU 的频率，但千兆以太网的 125 Mbaud 可能不会给人留下太多印象 :) 但是，如果您对耦合感到紧张，您可能需要考虑经典的明星 -像多地平面架构。我不认为这在这里是必要的——千兆以太网网络 PHY 在 2016 年并不完全是最前沿的，所以即使有一些干扰，它们也应该可以工作。
• 只看我看到的布局部分，我想说如果您将 PHY 旋转 90° 可能会更容易布线 - 但这可能会在 phy 的“处理器端”的复杂性出现时打破玩。
• 我认为您的 RJ45 磁性布局还可以；我可能很懒惰，只是将变压器右半部分的两个差分对从连接器的引脚“向下”布线，而左半部分“向上”布线；但是，如果您应该仅从一侧访问磁垫（除非您在相邻的 RJ45 引脚之间安装两条迹线……），那将不会使您免于与另一对交叉的一对。拓扑并不总是你的朋友：/

注意：1GE 的波特率为 125 MBaud，即即使考虑前两个旁瓣，您也不必担心高于 375 MHz 的频率。使用FR4（具有特定的epsilon），以及许多接近公式的惰性，该频率的波长大致为$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$，所以 2mm 的走线长度差异只是 2.7° 相位误差......我认为你会没事的，即使有一点不雅的布线。

我提倡任何高速信号的单层路由。

GigE 轨道在磁性侧以地为参考，但在 PHY 侧以电源层为参考。为避免使用拼接电容器，您可以将磁体上的电源（清楚地连接到一些去耦器）移动到第 4 层，并简单地将 GigE 全部路由到第 1 层；没有通孔，就不会有不连续性，但参考层需要从磁性元件到 PHY 一直是实心的，这可能需要一些工作。

也就是说，单层布线还有另一个优点：阻抗控制板中两个不同层的阻抗永远不会匹配 100%。这意味着即使使用拼接帽，在图层更改时也会有反射（不是很大，但它们会存在）。在典型的 PCB 上，2 个不同层的阻抗将相差 10% 左右，假设有完美的返回路径，反射系数将超过 9%。

或者，您可以将第 2 层上的区域接地，在第 1 层上存在通孔和以太网轨道，但您仍然需要缝合通孔以将参考层从第 3 层更改为第 2 层。

我拍了你的照片来展示他们会去哪里：

这不会改变你会有一些不连续性的事实，但它会将它保持在最低限度。缝合过孔提供参考层之间的短路径；如果它们不在那里，则返回路径将需要找到返回电流相遇的最近点 - 越远（达到一定限制），不连续性就越大。

一般来说，我尽量不要在磁性元件下放置任何东西，但由于你的轨道显然被接地层屏蔽，我认为这些没有什么大问题。