假设目标是解调“宽”信号，例如 300 MHz 宽。SDR 的最大 RX 带宽为 150 MHz（ADC 采样频率限制），但它带有 2 个共享同一时钟源的 RX 通道。
建议的方法是将相同的天线连接到两个 RX 链。理想情况下，它们将采用相同的时钟源，但一个 ADC 将在时钟的上升沿触发，另一个在时钟的下降沿触发，从而有效地将 ADC 采样率加倍并允许下游解调逻辑正确解调 300 MHz 信号。
如果这实际上可行，那么限制是什么（WRT SDR 模拟射频前端功能，由于将信号分成 2 个 RX 输入而导致的信号强度损失补偿等），如果不能，为什么不呢？
因此，虽然您可以对数字逻辑进行大量修改，但理论上允许 X3x0 主板的两个（双）ADC 偏移半个时钟周期，但这仍然对您没有帮助：两个潜在的 UBX每块主板都有 160 MHz 的固定前端带宽，因此如果您将它们调到相同的中心频率，您仍然只能看到。±80 MHz 左右。
但是，您可以将它们调到不同的频率，得到两个相邻或部分重叠的 160 MHz 块，然后将它们组合成一个更大的块。
两个子板 LO 将从同一个参考时钟合成这一事实意味着它们彼此之间的漂移非常缓慢（如果完全可以观察到的话），因此基于重叠的交叉频谱的跟踪工作很小，您应该能够保持它们的相位一致。
但是，有一点计算问题：要获得一个子板可以给您的全部 160 MHz，您必须以全部 200 MS/s 的速度流式传输。这使得 400MS/s 的复数必须从 USRP 传输到主机 PC（这意味着您需要双 10 Gb/s 以太网！）才能在那里对齐、过滤、插值和组合。我想说，以实时方式实现它已经是一个非常重大的挑战，即使信号处理结果比我想象的要容易。
我认为您应该问自己的核心问题是，在较低 UBX 的带宽与较高带宽相结合的区域，您需要多少相位连续性和增益一致性。这将决定相位跟踪的准确性、所涉及的滤波器的长度以及这一切的可行性。
由于缺乏更多背景，我只能给出一个笼统的答案：
你描述的只是一个交错的ADC；这是一种用于超高速 ADC 的技术。而高速率肯定更多在数百MHz的范围内，而不是寥寥无几！对于您建议的速率，便宜的 ADC 可以足够快地直接采样。事实上，在 SDR 的背景下，您会发现大多数使用的 ADC 实际上在两个同时采样的通道上执行更高的速率，以便使 IQ 信号被有意义地数字化。
所以，是的，这是可能的，但要做到足够好的同步和平衡是非常困难的。只需获得一个足够快的 ADC。事实上，我什至不确定您正在查看哪些以 SDR 为中心的 ADC，这些速率完全成为一个问题。