请参阅Laakso、Valimaki 等人的论文Splitting the Unit Delay - Tools for fractional delay filter design 。
我无法想象如何通过重新采样理想滤波器的脉冲响应的移位版本来获得分数延迟，如下面的段落所述。
当所需延迟 D 采用整数值时，脉冲响应方程。图 12 简化为 n = D 处的单个脉冲，但对于 D 的非整数值，脉冲响应是无限长的、移位和采样的 sinc 函数版本（图 3）。不幸的是，理想的脉冲响应不仅是无限长的，而且是非因果的，这使得它无法在实时应用中实现。
等式 12 给出了原始问题的答案，即延迟信号值应该放在哪里，因为它不能放在“样本之间”。在理想情况下，它应该分布在所有离散时间信号值上，由 sinc 函数的适当值加权。
此外，假设系统支持的最小单位延迟为 D，我们可以使用这种技术得出小于 D 的分数延迟还是仅大于 D？这是否以任何方式克服了最小抽头延迟分辨率的系统限制（顾名思义，拆分单位延迟）？还是仅对在硬件范围内实现分数或非理性速率转换有用？
例如，0.75 个采样周期的延迟会产生这样的脉冲响应（从蓝色延迟 sinc 中采样的红色方块）：
时间（横轴）单位是采样周期。这种过滤器不是因果关系，因为在负时间存在非零样本。无论您向左或向右走多远，所有样本都不是零。这就是他们所说的四处传播的意思。
关于您的第二个问题，我无法访问该论文，但我知道这种全通分数延迟滤波器可以任意制作（接近 sinc），并且延迟会随着您增加滤波器阶数而增加。如果您想要非常短的延迟，那么您还将拥有一个非常低阶的滤波器，它的质量非常差，因为它完全缺少 sinc 的左侧。这是质量和延迟之间的权衡，您可能不想牺牲所有质量。
理想延迟的频率响应为：
这意味着没有重新采样，所以我不确定你从哪里得到它（它不在你引用的文本中）。
我不太确定你在最后一段中试图达到什么目的。你能扩展一下吗？听起来您想要创建一个非因果系统（克服硬件系统中的基本延迟的系统）。但也许我错了。
%理想情况
t=-8:0.1:8;
f=sinc(t);
n=0；
我=1:17
x(i)=f(1+(10*n));
n=n+1；
结尾
t2=-8:8；
情节（t，f）；
坚持，稍等;
茎（t2，x）；
%延迟 2.3
t=-8:0.1:8;
f=sinc(t);
n=1；
对于 i=-8:0.1:8
y(n)=sinc(i-2.3);
n=n+1；
结尾
n=0；
对于 i=1:17
z(i)=y(1+(10*n));
n=n+1；
结尾
t2=-8:8；
数字
情节（t，y）；
坚持，稍等;
网格;
茎（t2，z）；