假设我们有一个采样频率为 30 MHz 的 12 位 ADC。我想对输出数字信号执行几个 DSP 操作，以便生成的信号将精度提高到 14 位，输出采样频率将变为 2 MHz。简而言之，我想要一个 DSP 模块，它将具有 30 MHz 采样率的 12 位 ADC 转换为具有 2 MHz 采样率的 14 位 ADC。即使是让我知道在哪里寻找的小提示也会有所帮助。（该项目将在 FPGA 上实现。）
提高 ADC 输出精度
信息处理
下采样
模数
2022-02-26 10:41:59
1个回答
使用典型采样（非噪声整形），采样率每减半（在下采样之前对带外噪声进行适当过滤），您将获得半比特。因此，例如 2 的抽取包括一个半带滤波器，然后是一个 2 的下采样，这只需选择每隔一个采样即可完成。假设白噪声，半带滤波器去除一半噪声或 3 dB，ADC 的 SNR 为 6 dB/位。
因此，如果您从 30 MHz 变为 7.5 MHz，抽取 4 倍，您将获得一个完整位或 12 位扩展到 13 位，假设噪声受到量化噪声的限制，并且量化噪声过程足够白，如通常假设和近似的那样.
现在应该直接了解如何通过连续抽取从 12 位变为 14 位。（过滤和抽取可以在一个块中完成，也可以分布在一个块中，这为所使用的滤波器设计提供了灵活性）。
使用实际硬件时的另一个注意事项是参考实际使用的 ADC 的预期有效位数 (ENOB)，以及在什么采样条件下、输入频率等作为要实现和改进的位数，并支付注意最终会限制 SNR 的实际杂散电平（由无杂散动态范围，SFDR 给出），因为抽取不会降低带内杂散的功率电平。由于量化，这些杂散通常低于噪声水平，在这种情况下，可以通过抽取来提高动态范围。
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