我有一个串行 ATA 控制器设计，几乎可以在任何类型的 Xilinx 7 系列设备上运行，除了 Artix-7 设备，这让我很头疼......

纯设计（SATA 6.0Gb/s，150 MHz 设计时钟）可以在我的 Artix-7 200T 上实现。如果我添加 ILA 内核（以前称为 ChipScope），则不符合时序。

我做了什么来缓解这种情况： - 在每个 ILA 内核中添加 2 个流水线阶段 - 在 GTP 收发器和逻辑之间添加 1 个流水线阶段 - 使用重定时、重映射和宽布局作为替代实施策略

此图像显示了正常的设计流程。ILA 内核远离 SATAController (SATAC) 和 8 位 CPU ( SoFPGA )，但控制器仍有故障路径（这是唯一存在故障路径的区域）。

感觉就像 Artix-7 在某些领域的路由资源不足。我怎样才能得到表明这种怀疑的报告？

我还尝试了重定时、重映射和更广泛的布局策略。结果是这样的：

计时失败几乎一样...

PS 该设计仅使用 >300 个 BlockRAM 中的 178 个。我使用 Xilinx ISE 在其他设计中使用了几乎所有 BlockRAM，但我从未遇到过这样的行为。

编辑：

这是每个切片的所有负松弛值的热图（红色）